本文關(guān)鍵詞：一種基于System Verilog的1394總線監(jiān)控邏輯驗證方法，由筆耕文化傳播整理發(fā)布。

【摘要】：總線監(jiān)控(Bus Monitor),顧名思義,就是對總線上通信的數(shù)據(jù)進(jìn)行監(jiān)視和記錄。它作為仿真故障系統(tǒng)的重要組成部分,其功能的完整性、工作的可靠性以及開發(fā)的高效性,對于提高仿真系統(tǒng)的開發(fā)效率,縮短系統(tǒng)的研制周期起到一定積極作用。總線監(jiān)控的可靠性和有效性奠定了它對于驗證功能系統(tǒng)的重要地位。為了對系統(tǒng)的狀態(tài)、故障分析等進(jìn)行定位,本文對設(shè)計的總線監(jiān)控功能模塊進(jìn)行驗證,并提出了一種有效的驗證方法。本文介紹了IEEE1394總線協(xié)議,并介紹了總線監(jiān)控邏輯外圍的相關(guān)接口部件。通過對傳統(tǒng)驗證方法缺點(diǎn)的論述,最終確定采用System Verilog搭建的分層式的面向?qū)ο蟮囊环N高效的驗證方法。采用隨機(jī)激勵方式的發(fā)包機(jī)制對DUT進(jìn)行功能驗證,最終完成了對該總線監(jiān)控功能模塊的充分完備驗證。首先介紹IEEE1394協(xié)議并分析研究了協(xié)議結(jié)構(gòu),在此基礎(chǔ)上展開對本文的驗證對象總體架構(gòu)的介紹。通過對總體架構(gòu)的把握,可以了解驗證對象,即總線監(jiān)控功能模塊,包括對它的功能、組成部件的詳細(xì)描述。只有對設(shè)計足夠的了解才能進(jìn)一步去驗證它的功能。要驗證總線監(jiān)控功能,就必須對驗證平臺和驗證平臺的結(jié)構(gòu)有所了解,最終選擇搭建層次化的SystemVerilog驗證平臺。SystemVerilog驗證平臺對比于傳統(tǒng)驗證平臺的特點(diǎn),分別從語言、結(jié)構(gòu)、功能方面作了詳細(xì)介紹。根據(jù)其功能設(shè)計的需求搭建專屬于總線監(jiān)控功能模塊的驗證平臺,并對平臺進(jìn)行完整性測試。所有這些都是為了對設(shè)計功能更好的驗證,如何進(jìn)行測試和測試的目的是重點(diǎn),本文通過對測試資源的分類達(dá)到驗證的需求和目標(biāo)。通過虛擬仿真驗證,使得對總線監(jiān)控功能得到充分完備的驗證,驗證結(jié)果表明該監(jiān)控功能符合總線功能要求,能夠提高仿真系統(tǒng)中的故障處理效率和記錄實(shí)時狀態(tài)的能力。
【關(guān)鍵詞】：IEEE1394 總線監(jiān)控 SystemVerilog驗證平臺 虛擬仿真測試
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP336
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 縮略語對照表10-13
• 第一章 緒論13-17
• 1.1 課題研究的背景13
• 1.2 IEEE1394總線的發(fā)展背景13-14
• 1.3 IEEE1394總線的應(yīng)用領(lǐng)域14-15
• 1.4 本論文章節(jié)結(jié)構(gòu)15-17
• 第二章 IEEE1394總線協(xié)議標(biāo)準(zhǔn)17-25
• 2.1 IEEE 1394協(xié)議概述17-18
• 2.2 IEEE 1394和USB18-20
• 2.2.1 IEEE 1394與USB的聯(lián)系18
• 2.2.2 IEEE 1394與USB的區(qū)別18
• 2.2.3 IEEE1394與USB的發(fā)展趨勢18-20
• 2.3 IEEE 1394協(xié)議結(jié)構(gòu)20-23
• 2.3.1 物理層PHY20-22
• 2.3.2 鏈路層LINK22-23
• 2.3.3 事務(wù)層TRANSACTION23
• 2.3.4 串行總線管理（Serial Bus Management）23
• 2.4 IEEE 1394總線性能和特點(diǎn)23-24
• 2.5 本章小結(jié)24-25
• 第三章 1394總線監(jiān)控功能邏輯介紹25-37
• 3.1 功能概述25
• 3.2 模塊描述25-34
• 3.2.1 體系架構(gòu)25
• 3.2.2 鏈路層功能模型25-27
• 3.2.3 BM功能單元27-30
• 3.2.4 PCIe主機(jī)接口單元30-34
• 3.3 工作機(jī)制34-35
• 3.4 本章小結(jié)35-37
• 第四章 基于System Verilog的總線監(jiān)控驗證平臺37-49
• 4.1 驗證平臺37-41
• 4.1.1 傳統(tǒng)仿真驗證平臺37-38
• 4.1.2 System Verilog驗證平臺38-41
• 4.2 總線監(jiān)控驗證平臺41-47
• 4.2.1 總體架構(gòu)41-42
• 4.2.2 功能部件42-47
• 4.3 小結(jié)47-49
• 第五章 BM總線監(jiān)控虛擬仿真測試49-59
• 5.1 BM基本資源測試49-52
• 5.1.1 監(jiān)控控制狀態(tài)寄存器復(fù)位值測試49-50
• 5.1.2 監(jiān)控控制狀態(tài)寄存器讀寫測試50-51
• 5.1.3 雙端口 RAM讀寫功能測試51-52
• 5.2 監(jiān)控功能測試52-55
• 5.2.1 標(biāo)識號位于雙端口RAM的中間位置52-53
• 5.2.2 通道號過濾53-54
• 5.2.3 標(biāo)識號和通道號同時進(jìn)行過濾54
• 5.2.4 特殊包監(jiān)控測試54-55
• 5.3 故障注入55-56
• 5.3.1 接收消息vpc錯誤55-56
• 5.3.2 再次比對時，初次比對使能沒有打開56
• 5.3.3 初次比對，，接收消息crc錯56
• 5.4 雜項驗證56-57
• 5.4.1 總線上有多種包，只監(jiān)控幀同步開始包56-57
• 5.4.2 LLC地址空洞驗證57
• 5.4.3 監(jiān)控配置區(qū)地址空洞驗證57
• 5.5 本章小結(jié)57-59
• 第六章 結(jié)論59-61
• 致謝61-63
• 參考文獻(xiàn)63-65
• 作者簡介65-66

【相似文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前4條

1 王遠(yuǎn);陳孟東;陳冬;劉楊;齊鵬;;基于System Verilog的芯片模擬器設(shè)計與實(shí)現(xiàn)[J];電腦知識與技術(shù);2012年07期

2 黃繼寬;;IC設(shè)計語言即將改朝換代 你會用System Verilog嗎[J];電子與電腦;2006年06期

3 周德新;金志威;王鵬;趙學(xué)娟;;基于System Verilog的SRAM控制器IP核驗證[J];電子器件;2012年05期

4 ;[J];;年期

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 白羽;一種基于System Verilog的1394總線監(jiān)控邏輯驗證方法[D];西安電子科技大學(xué);2015年

  本文關(guān)鍵詞：一種基于System Verilog的1394總線監(jiān)控邏輯驗證方法，由筆耕文化傳播整理發(fā)布。

本文編號：408716