隨著雷達(dá)系統(tǒng)的發(fā)展,相應(yīng)的雷達(dá)模擬器對(duì)數(shù)據(jù)處理的要求也在提高。要求其具有高速大容量的模擬回波產(chǎn)生能力以提高模擬精度,而傳統(tǒng)的存儲(chǔ)器件已無法滿足上述需求。SATA2.0傳輸標(biāo)準(zhǔn)具有傳輸速率高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)而成為高速大容量存儲(chǔ)介質(zhì)硬盤的數(shù)據(jù)傳輸標(biāo)準(zhǔn)。但其主機(jī)端通過軟件進(jìn)行控制,因此以FPGA為代表的部分電子系統(tǒng)鑒于上述原因而無法使用SATA2.0硬盤作為數(shù)據(jù)存儲(chǔ)介質(zhì)。本課題對(duì)上述問題展開研究,針對(duì)雷達(dá)模擬系統(tǒng)中對(duì)數(shù)據(jù)的產(chǎn)生需求設(shè)計(jì)了一款基于SATA2.0協(xié)議的高速大容量存儲(chǔ)控制系統(tǒng)。論文主要工作如下: 1.根據(jù)所完成工作從命令級(jí)別到比特級(jí)別由高到低的不同抽象層次,設(shè)計(jì)了由命令控制層、傳輸層、鏈路層和物理層組成的SATA2.0控制器架構(gòu)。設(shè)計(jì)了通過讀/寫起/始扇區(qū)地址進(jìn)行操作的控制接口與工作時(shí)序及其對(duì)應(yīng)操作的指令集。 2.分別設(shè)計(jì)了命令控制層、傳輸層、鏈路層和物理層各模塊的主要功能、結(jié)構(gòu)、外部接口及內(nèi)部工作時(shí)序。 (a).通過分析SATA2.0協(xié)議數(shù)據(jù)傳輸中幀的交互過程,設(shè)計(jì)并實(shí)現(xiàn)了由LBA地址計(jì)算模塊和DMA與PIO讀/寫控制模塊組成命令控制層。 (b).設(shè)計(jì)并實(shí)現(xiàn)了由幀組建和幀接收...

【文章頁數(shù)】：116 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 SATA 協(xié)議特點(diǎn)
    1.2 國內(nèi)外研究狀況
    1.3 課題研究背景與意義
    1.4 本文研究工作和結(jié)構(gòu)
第二章 SATA2.0 協(xié)議的結(jié)構(gòu)與功能分析
    2.1 SATA2.0 結(jié)構(gòu)分析
    2.2 應(yīng)用層分析
        2.2.1 應(yīng)用層結(jié)構(gòu)分析
        2.2.2 應(yīng)用層功能分析
    2.3 命令層分析
        2.3.1 命令層結(jié)構(gòu)分析
        2.3.2 命令層功能分析
    2.4 傳輸層分析
        2.4.1 傳輸層結(jié)構(gòu)分析
        2.4.2 傳輸層功能分析
    2.5 鏈路層分析
        2.5.1 鏈路層結(jié)構(gòu)分析
        2.5.2 鏈路層功能分析
    2.6 物理層分析
        2.6.1 物理層結(jié)構(gòu)分析
        2.6.2 物理層功能分析
    2.7 本章小結(jié)
第三章 SATA2.0 控制器功能與結(jié)構(gòu)設(shè)計(jì)
    3.1 需求分析
    3.2 SATA2.0 控制器總體設(shè)計(jì)
    3.3 物理層功能結(jié)構(gòu)設(shè)計(jì)
        3.3.1 GTX 模塊結(jié)構(gòu)和功能
        3.3.2 OOB 模塊功能設(shè)計(jì)
    3.4 鏈路層功能結(jié)構(gòu)設(shè)計(jì)
        3.4.1 鏈路層總體設(shè)計(jì)
        3.4.2 鏈路層接收部分設(shè)計(jì)
        3.4.3 鏈路層發(fā)送部分設(shè)計(jì)
    3.5 傳輸層功能結(jié)構(gòu)設(shè)計(jì)
        3.5.1 傳輸層總體設(shè)計(jì)
        3.5.2 傳輸層接收部分設(shè)計(jì)
        3.5.3 傳輸層發(fā)送部分設(shè)計(jì)
    3.6 命令層功能結(jié)構(gòu)設(shè)計(jì)
        3.6.1 命令層總體設(shè)計(jì)
        3.6.2 DMA 模式工作流程設(shè)計(jì)
        3.6.3 命令層工作流程設(shè)計(jì)
    3.7 本章小結(jié)
第四章 基于FPGA 的SATA2.0 控制器實(shí)現(xiàn)設(shè)計(jì)
    4.1 基于FPGA 的總體架構(gòu)設(shè)計(jì)
        4.1.1 FPGA 邏輯架構(gòu)分析
        4.1.2 FPGA 時(shí)序性能設(shè)計(jì)
        4.1.3 控制機(jī)制的設(shè)計(jì)
        4.1.4 總體架構(gòu)設(shè)計(jì)
    4.2 命令層的設(shè)計(jì)實(shí)現(xiàn)
        4.2.1 命令層結(jié)構(gòu)設(shè)計(jì)
        4.2.2 命令層時(shí)序設(shè)計(jì)
    4.3 傳輸層的設(shè)計(jì)實(shí)現(xiàn)
        4.3.1 傳輸層結(jié)構(gòu)設(shè)計(jì)
        4.3.2 傳輸層時(shí)序設(shè)計(jì)
    4.4 鏈路層的設(shè)計(jì)實(shí)現(xiàn)
        4.4.1 鏈路層結(jié)構(gòu)設(shè)計(jì)
        4.4.2 鏈路層時(shí)序設(shè)計(jì)
    4.5 物理層的設(shè)計(jì)實(shí)現(xiàn)
        4.5.1 物理層結(jié)構(gòu)設(shè)計(jì)
        4.5.2 物理層時(shí)序設(shè)計(jì)
    4.6 關(guān)鍵模塊的設(shè)計(jì)
        4.6.1 異步時(shí)鐘系統(tǒng)設(shè)計(jì)
        4.6.2 中斷恢復(fù)系統(tǒng)設(shè)計(jì)
    4.7 本章小結(jié)
第五章 應(yīng)用系統(tǒng)設(shè)計(jì)與性能分析
    5.1 應(yīng)用系統(tǒng)總體設(shè)計(jì)
    5.2 數(shù)據(jù)存儲(chǔ)系統(tǒng)設(shè)計(jì)
        5.2.1 數(shù)據(jù)存儲(chǔ)系統(tǒng)硬件
        5.2.2 RS232 解碼模塊設(shè)計(jì)
        5.2.3 測(cè)試模塊設(shè)計(jì)
        5.2.4 在線調(diào)試工具Chipscope Pro
    5.3 系統(tǒng)測(cè)試與結(jié)果分析
        5.3.1 傳輸?shù)臏?zhǔn)確性測(cè)試
        5.3.2 傳輸?shù)乃俣葴y(cè)試
    5.4 應(yīng)用系統(tǒng)結(jié)果分析
    5.5 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
附錄
致謝
參考文獻(xiàn)
攻碩期間取得的研成果



本文編號(hào)：3977423