合成孔徑雷達(dá)(Synthetic Aperture Radar,SAR)在工作時(shí)會(huì)產(chǎn)生大量、高速的原始回波數(shù)據(jù),完整的記錄這些數(shù)據(jù)是后期成像的關(guān)鍵。這就要求回波數(shù)據(jù)存儲(chǔ)系統(tǒng)必須滿足大容量、高速、全程存儲(chǔ)的要求,同時(shí)也應(yīng)具備野外作戰(zhàn)的特點(diǎn)。 本文針對(duì)以上問(wèn)題,研究了基于RAID0磁盤(pán)陣列,采用高速數(shù)據(jù)分流、高速乒乓緩存的技術(shù)手段全程記錄SAR原始回波信號(hào)的高速大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)。該系統(tǒng)利用高速數(shù)據(jù)分流技術(shù)將前端雷達(dá)回波采集模塊輸出的600MB/S高速數(shù)據(jù)流等時(shí)分為三路,以降低每路數(shù)據(jù)對(duì)存儲(chǔ)速率與容量的要求;采用三塊大容量固態(tài)硬盤(pán)組成RAID0陣列,滿足每路200MB/S的數(shù)據(jù)存儲(chǔ)速率與1.5TB的存儲(chǔ)容量;通過(guò)直接構(gòu)建磁盤(pán)陣列接口,實(shí)現(xiàn)系統(tǒng)脫機(jī)工作、小型化、輕型化和適應(yīng)野外作戰(zhàn)的特點(diǎn);基于模塊化設(shè)計(jì),以提高系統(tǒng)后期性能更新升級(jí)能力。本文在研究了數(shù)據(jù)存儲(chǔ)技術(shù)及其基于FPGA的實(shí)現(xiàn)方法的基礎(chǔ)上,首先提出了系統(tǒng)整體解決方案,并從理論上推算驗(yàn)證了方案的可行性;其次全面闡述了高速大容量數(shù)據(jù)全程存儲(chǔ)系統(tǒng)各模塊功能與實(shí)現(xiàn)方法;最后利用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)了高速緩存模塊、硬盤(pán)接口模塊、...

【文章頁(yè)數(shù)】：77 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 數(shù)據(jù)存儲(chǔ)技術(shù)發(fā)展現(xiàn)狀概況
    1.2 合成孔徑雷達(dá)系統(tǒng)對(duì)數(shù)據(jù)存儲(chǔ)技術(shù)的要求
    1.3 研究?jī)?nèi)容概述
    1.4 本文主要內(nèi)容與結(jié)構(gòu)
第二章 高速大容量數(shù)據(jù)存儲(chǔ)技術(shù)
    2.1 數(shù)據(jù)存儲(chǔ)媒介
    2.2 數(shù)據(jù)存儲(chǔ)設(shè)備接口
        2.2.1 并行存儲(chǔ)總線
        2.2.2 串行存儲(chǔ)總線
    2.3 FAT32 文件系統(tǒng)
    2.4 磁盤(pán)陣列（RAID）
第三章 可編程邏輯器件的電路設(shè)計(jì)
    3.1 利用可編程邏輯器件實(shí)現(xiàn)電路控制
        3.1.1 可編程器件（FPGA）概述
        3.1.2 FPGA 的設(shè)計(jì)流程
    3.2 利用硬件描述語(yǔ)言設(shè)計(jì)邏輯電路
    3.3 利用IP 工具設(shè)計(jì)邏輯電路
        3.3.1 IP 模塊概述
        3.3.2 IP 工具的使用
    3.4 本系統(tǒng)設(shè)計(jì)的FPGA 電路設(shè)計(jì)技術(shù)
        3.4.1 同步時(shí)序設(shè)計(jì)
        3.4.2 輸入信號(hào)同步方法
        3.4.3 模塊化設(shè)計(jì)及模塊復(fù)用
        3.4.4 門(mén)控時(shí)鐘處理
        3.4.5 電路延時(shí)技術(shù)
        3.4.6 同步狀態(tài)機(jī)設(shè)計(jì)
第四章 高速大容量數(shù)據(jù)全程存儲(chǔ)系統(tǒng)設(shè)計(jì)
    4.1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)及功能介紹
        4.1.1 存儲(chǔ)控制模塊硬件結(jié)構(gòu)
        4.1.2 存儲(chǔ)控制模塊FPGA 內(nèi)部電路
    4.2 高速數(shù)據(jù)緩存模塊
        4.2.1 DDR2 SDRAM 高速數(shù)據(jù)緩存芯片
        4.2.2 DDR2 SDRAM 控制模塊
        4.2.3 乒乓操作
    4.3 SATA 硬盤(pán)接口模塊
        4.3.1 SPIF223A 芯片介紹
        4.3.2 IDE 接口信號(hào)
        4.3.3 IDE 接口寄存器
        4.3.4 CRC 校驗(yàn)?zāi)K
        4.3.5 IDE 接口模塊
    4.4 跨時(shí)鐘域數(shù)據(jù)傳輸模塊
    4.5 系統(tǒng)工作流程
    4.6 小結(jié)
第五章 仿真驗(yàn)證結(jié)果及分析
    5.1 功能仿真結(jié)果分析
        5.1.1 高速緩存模塊
        5.1.2 SATA 硬盤(pán)接口模塊
    5.2 模塊級(jí)聯(lián)
    5.3 時(shí)序約束
結(jié)束語(yǔ)
致謝
參考文獻(xiàn)
攻碩期間的研究成果
個(gè)人簡(jiǎn)介



本文編號(hào)：3878849