浮點(diǎn)融合乘加(MAF)算法復(fù)雜,邏輯實(shí)現(xiàn)延遲長(zhǎng),規(guī)模大,已成為高性能處理器的瓶頸之一,研究高性能的浮點(diǎn)MAF已成為國(guó)內(nèi)外熱點(diǎn)。實(shí)現(xiàn)功能正確、驗(yàn)證充分、可復(fù)用、具有自主知識(shí)產(chǎn)權(quán)的高性能浮點(diǎn)MAF對(duì)提高處理器的性能、縮短研制時(shí)間具有重要意義。 本文以低延遲雙精度MAF為基礎(chǔ),以無中斷機(jī)制和軟件協(xié)處理(SWA)為應(yīng)用背景,高頻率、面積小、兼容IEEE 754-85為目標(biāo),在以下方面進(jìn)行了深入研究: 1.算法上,改進(jìn)了低延遲MAF的算法以支持非規(guī)格化數(shù);提出了有符號(hào)整數(shù)補(bǔ)碼的舍入算法。 2.結(jié)構(gòu)上,采用8站全流水結(jié)構(gòu),設(shè)計(jì)了64位乘法器、符號(hào)探測(cè)器和LZA,提出了支持非規(guī)格化數(shù)的結(jié)構(gòu)和浮點(diǎn)舍入電路。 3.共享硬件,MAF實(shí)現(xiàn)了浮點(diǎn)乘加、浮點(diǎn)數(shù)規(guī)格化、浮化整、整化浮等操作,提出了浮點(diǎn)取小指令及其實(shí)現(xiàn)方式。 4.測(cè)試方面,通過了IEEE CC754、特殊、邊界和隨機(jī)向量的測(cè)試,超越函數(shù)和系統(tǒng)程序的測(cè)試,及一致性驗(yàn)證。 5.采用全定制優(yōu)化了64位乘法器、對(duì)階移位器、符號(hào)探測(cè)器和LZA等關(guān)鍵路徑上的子部件。 本文完成了MAF軟IP核設(shè)計(jì),包括行為級(jí)模型、高覆蓋率的測(cè)試向量集、指令集描述、高性能的可綜合...

【文章頁(yè)數(shù)】：92 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 國(guó)內(nèi)外研究概況
        1.1.1 浮點(diǎn)加法器
        1.1.2 浮點(diǎn)乘法器
        1.1.3 浮點(diǎn)融合乘加及現(xiàn)狀
    1.2 研究與實(shí)現(xiàn)意義
    1.3 研究?jī)?nèi)容及目標(biāo)
    1.4 論文的貢獻(xiàn)及結(jié)構(gòu)
第二章 低延遲浮點(diǎn)乘加的全流水結(jié)構(gòu)與實(shí)現(xiàn)
    2.1 應(yīng)用環(huán)境、設(shè)計(jì)目標(biāo)及實(shí)現(xiàn)指令
    2.2 低延遲浮點(diǎn)乘加部件總體結(jié)構(gòu)
    2.3 對(duì)階移位的實(shí)現(xiàn)
    2.4 尾數(shù)乘的實(shí)現(xiàn)
    2.5 符號(hào)探測(cè)器的實(shí)現(xiàn)
    2.6 前導(dǎo)位預(yù)測(cè)(LZA)
        2.6.1 支持非規(guī)格化運(yùn)算的LZA位寬
        2.6.2 LZA預(yù)編碼與編碼樹
        2.6.3 LZA預(yù)測(cè)并行修正
    2.7 規(guī)格化移位和非規(guī)格化處理
    2.8 雙加舍入
    2.9 符號(hào)位和指數(shù)通路的實(shí)現(xiàn)
    2.10 低延遲浮點(diǎn)乘加的全流水實(shí)現(xiàn)
    2.11 小結(jié)
第三章 各指令及異常在浮點(diǎn)乘加部件中的實(shí)現(xiàn)
    3.1 浮點(diǎn)乘加指令的實(shí)現(xiàn)
    3.2 64位有無符號(hào)整數(shù)乘的實(shí)現(xiàn)
    3.3 浮點(diǎn)規(guī)格化操作的實(shí)現(xiàn)
    3.4 浮點(diǎn)數(shù)轉(zhuǎn)換為整數(shù)的實(shí)現(xiàn)
    3.5 整數(shù)轉(zhuǎn)換為浮點(diǎn)數(shù)的實(shí)現(xiàn)
    3.6 取浮點(diǎn)數(shù)的小數(shù)部分的實(shí)現(xiàn)
    3.7 異常的實(shí)現(xiàn)
    3.8 小結(jié)
第四章 模擬驗(yàn)證與綜合優(yōu)化
    4.1 浮點(diǎn)乘加模擬驗(yàn)證的方法與目的
    4.2 IEEE754-85對(duì)浮點(diǎn)設(shè)計(jì)的要求及測(cè)試向量的產(chǎn)生方法
    4.3 浮點(diǎn)乘加部件的模擬驗(yàn)證準(zhǔn)備和驗(yàn)證層次
        4.3.1 模擬驗(yàn)證前的準(zhǔn)備
        4.3.2 模塊級(jí)測(cè)試
        4.3.3 流水線級(jí)測(cè)試
        4.3.4 系統(tǒng)和指令級(jí)測(cè)試
    4.4 模擬驗(yàn)證的內(nèi)容和結(jié)論
    4.5 綜合優(yōu)化策略
    4.6 浮點(diǎn)融合乘加的綜合結(jié)果
    4.7 小結(jié)
第五章 低延遲浮點(diǎn)乘加尾數(shù)通路的全定制設(shè)計(jì)
    5.1 對(duì)階移位器的全定制設(shè)計(jì)
    5.2 部分積累加單元的全定制設(shè)計(jì)
    5.3 部分積的產(chǎn)生單元的全定制設(shè)計(jì)
    5.4 符號(hào)探測(cè)器的電路實(shí)現(xiàn)
    5.5 LZA及規(guī)格化移位器的電路實(shí)現(xiàn)
    5.6 小結(jié)
第六章 結(jié)束語(yǔ)
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號(hào)：3814100