傳統(tǒng)的并行傳輸技術由于存在功耗高、速度受限等缺點,以PCI Express為代表的高速串行傳輸技術將代替?zhèn)鹘y(tǒng)的并行傳輸技術。時鐘數(shù)據(jù)恢復電路(Clock Data Recovery,CDR)是實現(xiàn)高速串行傳輸技術的關鍵模塊。它從串行數(shù)據(jù)中恢復出時鐘信號,并通過數(shù)據(jù)恢復技術消除數(shù)據(jù)在傳輸過程中引入的抖動,其性能決定了整個串行傳輸系統(tǒng)的性能。 本文旨在對2.5Gbps高速低抖動時鐘數(shù)據(jù)恢復電路的分析、設計和實現(xiàn)進行研究,使其能夠集成在低成本、低功耗的CMOS工藝中。 本文在分析CDR環(huán)路動態(tài)特性的基礎上,對其進行了系統(tǒng)建模,并結(jié)合CDR性能指標的要求詳細說明了CDR環(huán)路參數(shù)及其具體器件參數(shù)的計算方法,由此確定了一套CDR的詳細設計流程。此外,本文還詳細研究高速數(shù)模混合電路的設計方法和版圖布局策略,并針對此CDR設計了專門的測試芯片,并研究了高速模擬電路的測試方法。 在電路設計過程中,針對傳統(tǒng)VCO頻率受限以及對電源噪聲敏感性高的缺點,提出了一款改進型的雙環(huán)高速低抖動VCO電路結(jié)構(gòu);同時設計了一款高帶寬的電荷泵,該電路具有電流失配和電流過沖小,以及響應速度快等優(yōu)點;此外,為了彌補傳統(tǒng)CDR頻...

【文章頁數(shù)】：80 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 引言
    1.1 課題研究背景
    1.2 相關研究工作
    1.3 課題主要工作及其研究成果
        1.3.1 課題主要工作
        1.3.2 課題研究成果
    1.4 論文組織
第二章 基于PLL 的CDR 結(jié)構(gòu)
    2.1 全速率與半速率結(jié)構(gòu)
    2.2 全速率無參考時鐘結(jié)構(gòu)
    2.3 全速率雙VCO 結(jié)構(gòu)
    2.4 全速率帶外部參考時鐘結(jié)構(gòu)
    2.5 全速率雙環(huán)單VCO 的CDR 結(jié)構(gòu)
    2.6 本章小結(jié)
第三章 CDR 系統(tǒng)建模及其性能指標
    3.1 CDR 系統(tǒng)建模
    3.2 CDR 抖動性能
    3.3 CDR 的環(huán)路參數(shù)
    3.4 本章小結(jié)
第四章 核心模塊電路設計
    4.1 振蕩器
        4.1.1 基本理論
        4.1.2 振蕩器設計策略
        4.1.3 振蕩器噪聲性能
    4.2 鑒相器
        4.2.1 線性鑒相器
        4.2.2 二進制鑒相器
        4.2.3 改進的線性鑒相器
    4.3 鑒頻器
    4.4 電荷泵
        4.4.1 電荷泵的非理想性
        4.4.2 電荷泵的電路設計
    4.5 初始化電路設計
    4.6 本章小結(jié)
第五章 測試芯片設計
    5.1 版圖設計技巧
    5.2 測試芯片設計
    5.3 全芯片模擬
    5.4 本章小結(jié)
第六章 結(jié)束語
    6.1 本文工作總結(jié)
    6.2 未來工作展望
致謝
參考文獻
作者在學期間取得的學術成果



本文編號：3807174