發(fā)布時間：2022-06-03 20:03

　　隨著技術的不斷進步,材料的物理性能限制了時鐘頻率和芯片集成度的進一步提高,使得通過這兩種方式來提高單核處理器性能已非常困難。為了設計更高性能的處理器以滿足用戶對速度的需求,一種新的提高處理器性能的單片多處理器CMP結構計算機受到研究人員的重視。本文基于CMP架構思想設計了一款多核處理器：Webit System處理器,旨在實現(xiàn)一款CMP結構的處理器并測試系統(tǒng)的性能,以驗證通過CMP結構來提高計算機處理能力的可行性。系統(tǒng)內集成了四個處理器核,處理器間設計了交換控制模塊,以提高各處理器間的通信速度。處理器間互聯(lián)拓撲結構采用二叉胖樹結構。各處理器通過共享總線訪問外部存儲器。系統(tǒng)為每個處理器設計了段寄存器,使用段寄存器加偏移量的方式來對外存尋址,尋址空間1MBytes。為了減少各處理器頻繁競爭使用總線訪問外存帶來的延遲,提高處理器的利用率,在每個處理器核上設計了一個容量為1 KBytes的Cache,并針對系統(tǒng)的結構特性設計了Cache一致性替換策略。本文采用VHDL語言完成對該多核處理器的描述,綜合后的處理器設計下載到Xilinx公司的FPGA芯片XC3S500E中進行測試。多核處理器內部采... 

【文章頁數】：68 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 多核處理器設計的必要性
    1.2 多核處理器設計可行性分析
    1.3 論文的組織結構
第二章 WEBIT SYSTEM處理器核相關技術
    2.1 FPGA技術
        2.1.1 軟件平臺
        2.1.2 FPGA設計流程
    2.2 驗證芯片選擇
    2.3 片上多核處理器設計面臨的挑戰(zhàn)
    2.4 MC8051 IP Core特征介紹
    2.5 Webit System的設計意義及發(fā)展歷程
第三章 WEBIT SYSTEM中多處理器互聯(lián)設計
    3.1 互聯(lián)體系結構設計
        3.1.1 多處理器互聯(lián)拓撲結構
        3.1.2 處理器間互聯(lián)
        3.1.3 控制交換部分設計
        3.1.4 處理器網絡接口
        3.1.5 交換和路由
    3.2 內存結構與緩存一致性
        3.2.1 事務型內存
        3.2.2 緩存替換策略
        3.2.3 Webit System中Cache替換策略
        3.2.4 緩存管理
第四章 WEBIT SYSTEM中多處理器設計實現(xiàn)
    4.1 處理器裁減
        4.1.1 定時器、計數器及串行口裁減
        4.1.2 添加處理器間數據通信指令
        4.1.3 段寄存器實現(xiàn)
        4.1.4 處理器工作空間保護
        4.1.5 處理器啟動
    4.2 處理器訪存總線實現(xiàn)
        4.2.1 訪存總線結構及實現(xiàn)
        4.2.2 總線訪問優(yōu)先級控制實現(xiàn)
    4.3 Webit System中Cache一致性實現(xiàn)
        4.3.1 共享內存替換
        4.3.2 Cache塊替換策略
        4.3.3 Cache優(yōu)化
    4.4 外存接口及內部存儲器
        4.4.1 外部存儲器接口模塊的設計與實現(xiàn)
        4.4.2 片內存儲器RAM的實現(xiàn)
第五章 邏輯仿真及性能分析
    5.1 仿真工具以及仿真方法
    5.2 仿真內容與仿真結果
        5.2.1 CPU功能仿真
        5.2.2 Cache調度策略仿真波形
        5.2.3 定時器/計數器0/1功能仿真
    5.3 系統(tǒng)測試
        5.3.1 Cache調度策略功能仿真測試
        5.3.2 單核與多核仿真測試比較
第六章 結束語
參考文獻
致謝
攻讀碩士期間發(fā)表的論文



本文編號：3653395