一方面,隨著集成電路（IC）設(shè)計技術(shù)和制造工藝的不斷發(fā)展,市場需求不斷增加,如何在規(guī)定的時間內(nèi)完成復(fù)雜的設(shè)計已經(jīng)成為越來越多的設(shè)計人員經(jīng)常要面對的問題。另一方面,在需求牽引和技術(shù)推動的雙重作用下,出現(xiàn)了將整個系統(tǒng)集成在一個芯片上的概念,即所謂的片上系統(tǒng)（SoC）。那些面積小、速度快、功耗低、可靠性好的設(shè)計具有很大的IP價值,將被集成系統(tǒng)復(fù)用。不管是IC設(shè)計還是SoC中的IP設(shè)計,物理設(shè)計都是一個重點和難點問題。由于工藝參數(shù)的縮小,隨之出現(xiàn)的許多新的問題將變得更加復(fù)雜,如串?dāng)_、電遷移問題等。物理設(shè)計是頂層體系規(guī)劃和底層建模的橋梁,在整個設(shè)計周期中占據(jù)越來越重要的位置。本文在YHFT-Dx芯片的IP化基礎(chǔ)上,對物理設(shè)計中關(guān)注的一系列問題進行了研究,其中D3 IP已經(jīng)交付用戶使用。本文主要工作包括:1.布局規(guī)劃作為物理設(shè)計中的關(guān)鍵步驟,其好壞直接影響布局布線的效果。本文針對DSP結(jié)構(gòu)特征對布局規(guī)劃階段硬核模塊的排列和調(diào)整方法,以及對基于標準單元區(qū)域的布局規(guī)劃方法進行了分析和研究,并給出了兩個IP核較好的布局規(guī)劃方案。2.電源壓降和電遷移問題變得十分重要,電源需要供應(yīng)到每個邏輯單元,電源網(wǎng)格將... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：92 頁

【學(xué)位級別】：碩士

【部分圖文】：

offset沒有設(shè)置時對布線的影響

實際上該問題與通常所說的“1/2”規(guī)則[8]類似。圖3一3offset的設(shè)置及P州的位置圖3一4offset沒有設(shè)置時對布線的影響3.3基本參數(shù)的設(shè)置3.3.1時序參數(shù)的設(shè)置先介紹最簡單的同步時序模型，即兩個相鄰寄存器之間的數(shù)據(jù)通路，兩寄存器的時鐘端受同一個時鐘的控制，該模型是數(shù)字同步時序電路分析的基礎(chǔ)，如圖第16頁

一lslieing劃

【參考文獻】：
期刊論文
[1]我與中國有個約會——專訪泰克亞太區(qū)銷售及銷售運營副總裁Bob Agnes[J]. 孫俊杰,Bob Agnes.  電子經(jīng)理世界. 2006(03)
[2]一種串?dāng)_和時延驅(qū)動的總體布線算法[J]. 莊昌文,范明鈺,李春輝,虞厥邦,黃勁.  電子科技大學(xué)學(xué)報. 2000(03)
[3]功耗和時延雙重驅(qū)動的VLSI布局算法[J]. 孔天明,洪先龍,喬長閣.  半導(dǎo)體學(xué)報. 1998(01)



本文編號：3599399