利用VerilogA建模的方式實(shí)現(xiàn)了一種具有雙向移位功能的自時鐘數(shù)字LDO。該電路采用了粗糙和精細(xì)雙環(huán)控制模塊,其中利用雙向移位寄存器產(chǎn)生自時鐘;該模塊與導(dǎo)通管部分的PMOS管陣列相結(jié)合,可以有效的減小輸出電壓的下溢或過沖,減少瞬態(tài)響應(yīng)的時間。為了盡量減小輸出電壓的尖峰,利用電壓閾值比較器和電壓范圍檢測器,來確保雙環(huán)的精確轉(zhuǎn)換。介紹的數(shù)字LDO可以工作在0.8 V的低電源電壓下,適用的負(fù)載電流可以大于260 mA,并且能夠消除輸出電容補(bǔ)償?shù)谋匾�。最后利用ADMS混仿平臺,對建立的模型進(jìn)行仿真驗(yàn)證。 

【文章來源】：電子設(shè)計工程. 2020,28(09)

【文章頁數(shù)】：5 頁

【部分圖文】：

LDO整體電路圖

粗糙和精細(xì)雙環(huán)控制模塊內(nèi)部主體是一個自時鐘的雙向移位寄存器，粗糙部分設(shè)置為64 bit移位寄存器，精細(xì)部分設(shè)置為32 bit。因?yàn)閮刹糠纸Y(jié)構(gòu)相同，接下來以32 bit的精細(xì)部分為例進(jìn)行詳細(xì)介紹，內(nèi)部整體結(jié)構(gòu)見圖2。整個模塊由32 bit移位寄存器，一個奇偶檢測器及一個雙邊延檢測器構(gòu)成。奇偶檢測器通過檢測寄存器的輸出QF[31:0]中“1”的個數(shù)來進(jìn)行高低電平的切換，當(dāng)“1”的個數(shù)為奇數(shù)時，輸出clk＿fund為高電平；反之，為低電平。clk＿fund經(jīng)過雙邊延檢測器輸出clk＿db1,clk＿db1的時鐘頻率約為clk＿fund的2倍，具體見圖3；雙邊延檢測器內(nèi)含一個延遲模塊，clk＿fund經(jīng)過延遲輸出delayed＿clk，再與其本身進(jìn)行異或，就可以得到想要的輸出結(jié)果。最后輸出clk＿db1經(jīng)過一個固定延遲就可以得到寄存器的輸入時鐘ss＿clk。

整個模塊由32 bit移位寄存器，一個奇偶檢測器及一個雙邊延檢測器構(gòu)成。奇偶檢測器通過檢測寄存器的輸出QF[31:0]中“1”的個數(shù)來進(jìn)行高低電平的切換，當(dāng)“1”的個數(shù)為奇數(shù)時，輸出clk＿fund為高電平；反之，為低電平。clk＿fund經(jīng)過雙邊延檢測器輸出clk＿db1,clk＿db1的時鐘頻率約為clk＿fund的2倍，具體見圖3；雙邊延檢測器內(nèi)含一個延遲模塊，clk＿fund經(jīng)過延遲輸出delayed＿clk，再與其本身進(jìn)行異或，就可以得到想要的輸出結(jié)果。最后輸出clk＿db1經(jīng)過一個固定延遲就可以得到寄存器的輸入時鐘ss＿clk。對上述自時鐘產(chǎn)生的過程，當(dāng)出現(xiàn)QF[31:0]都為“1”或都為“0”的極端情況的時候，時鐘將停止合成。為了避免這一問題，對移位寄存器的最高位QF[31]和最低位QF[0]進(jìn)行了改進(jìn)，見圖4。在LSB方面，當(dāng)寄存器輸出已全為“0”時，QF[1]和QFB[0]經(jīng)XOR，會使QF[0]在“0”、“1”之間不停交替，從而產(chǎn)生一個切換脈沖。同理，在MSB方面的AND也起到相同的作用。

【參考文獻(xiàn)】：
期刊論文
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[3]模擬和混合信號系統(tǒng)的VHDL-AMS建模方法[J]. 李濱,葉以正,肖立伊,鄭赟,黃國勇.  計算機(jī)輔助設(shè)計與圖形學(xué)學(xué)報. 2003(07)

碩士論文
[1]高精度LDO設(shè)計及仿真[D]. 林國偉.電子科技大學(xué) 2016
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[3]無外接電容型LDO環(huán)路穩(wěn)定性的研究[D]. 唐宇.西南交通大學(xué) 2014



本文編號：3498699