發(fā)布時間：2021-10-17 17:56

　　隨著多核及眾核技術的不斷發(fā)展,處理器與主存之間的延時和帶寬差距越來越大。為了緩解這一差距,多級緩存系統已成為現代多核／眾核處理器設計中不可或缺的一部分,并且變得越來越復雜。由于緩存系統性能對于程序整體執(zhí)行性能至關重要,因此,多核緩存系統優(yōu)化及評測工作一直以來都是計算機體系結構研究的熱點和重點之一。當前多核緩存系統相關研究主要集中在以下四個方面。第一、針對現有多核緩存系統的軟件優(yōu)化,包括程序局部性優(yōu)化和軟件數據預取技術等。第二、針對現有多核緩存系統的評測工作,主要為軟件優(yōu)化提供支持。第三、針對多核緩存系統硬件設計的優(yōu)化,主要關注硬件緩存如何組織設計從而進一步提高緩存系統性能。第四、針對多核緩存系統硬件設計的評測工作,主要基于多核（緩存）模擬器評測平臺。然而現有多核緩存系統優(yōu)化及評測工作仍然存在一些缺點與不足。首先,當前針對現有眾核緩存系統評測工作主要采用基于持續(xù)時間較長事件的微基準測試方法,對緩存系統延時和帶寬進行評測,而忽略了數據預取相關的緩存微體系結構特征評測。并且這些微基準測試評測方法并未系統考慮可能對微基準測試行為造成干擾的影響因素。其次,現有軟件預取工作從來沒有考慮數據預取時多... 

【文章來源】：復旦大學上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數】：130 頁

【學位級別】：博士

【文章目錄】：
摘要
ABSTRACT
第一章 引言
    1.1 多核緩存系統研究背景及意義
    1.2 工作動機及相關研究
        1.2.1 現有體系結構評測工作
        1.2.2 數據預取等緩存系統優(yōu)化工作
        1.2.3 多核緩存模擬器相關工作
    1.3 本文主要工作及貢獻
    1.4 本文結構安排
第二章 現有眾核緩存微體系結構評測
    2.1 引言
    2.2 Intel Xeon Phi眾核處理器背景知識
        2.2.1 Xeon Phi眾核體系結構
        2.2.2 軟件編程環(huán)境
    2.3 工作動機及相關研究
    2.4 緩存微體系結構評測方法
        2.4.1 極短時間事件評測方法
        2.4.2 評測影響因素及設計原則
    2.5 微基準測試實現及評測結果
        2.5.1 延時評測
        2.5.2 軟件預取評測
        2.5.3 硬件預取評測
        2.5.4 片外訪存帶寬評測
        2.5.5 緩存微體系結構評測參數匯總
    2.6 討論
    2.7 小結
第三章 多級緩存系統下的協同數據預取
    3.1 引言
    3.2 工作動機與相關研究
        3.2.1 多級緩存下協同軟件預取的動機
        3.2.2 數據預取相關工作
    3.3 多級緩存下的協同預取
        3.3.1 協同軟件預取的對象
        3.3.2 協同軟件預取插入位置
        3.3.3 協同軟件預取的時間點
        3.3.4 同時多線程下的協同軟件預取
    3.4 分級協同軟件預取編譯器框架
    3.5 實驗評測
        3.5.1 實驗環(huán)境
        3.5.2 單線程協同預取結果
        3.5.3 多線程協同預取結果
        3.5.4 同時多線程協同預取結果
    3.6 討論
        3.6.1 與基于幫助線程的預取技術的比較
        3.6.2 分級協同預取算法在亂序多核處理器上的應用
    3.7 小結
第四章 多核緩存模擬器擴展研究
    4.1 引言
    4.2 工作動機與相關研究
        4.2.1 主流多核模擬器及其組織方式
        4.2.2 緊耦合多核模擬器局限性
        4.2.3 松耦合可擴展模擬器相關工作
        4.2.4 模擬器加速相關工作
    4.3 松耦合可擴展緩存模擬器精確性影響因素分析
        4.3.1 各影響因素分析
        4.3.2 各因素影響評估
    4.4 松耦合周期精確可擴展緩存模擬器設計與實現
        4.4.1 設計概要
        4.4.2 各影響因素出錯檢測機制
        4.4.3 各影響因素出錯恢復機制
    4.5 可擴展體系結構無關通用接口設計
        4.5.1 功能/時序模擬模塊交互接口設計
        4.5.2 片上系統應用程序擴展庫接口設計
    4.6 Transformer性能評估
    4.7 Transformer可擴展性評測
        4.7.1 新功能/時序模擬模塊擴展評估
        4.7.2 基于FPGA的IP核擴展評估
    4.8 小結
第五章 總結與展望
    5.1 工作總結
    5.2 工作展望
參考文獻
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致謝



本文編號：3442182