本文關(guān)鍵詞：片上多核處理器軟錯(cuò)誤問題的研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著半導(dǎo)體制造技術(shù)的不斷進(jìn)步,處理器的集成度越來越高,速度越來越快,而所需電壓越來越低,這些變化卻也使得處理器更容易受到高空環(huán)境中的高能粒子或者封裝材料中的Alpha射線引發(fā)的軟錯(cuò)誤的攻擊。另一方面,隨著指令級(jí)并行技術(shù)遇上了性能瓶頸,采用線程級(jí)并行技術(shù)的片上多核處理器體系架構(gòu)成為了主流的處理器體系架構(gòu)。因此,圍繞著如何提高片上多核處理器應(yīng)對(duì)軟錯(cuò)誤的可靠性,片上多核處理器的軟錯(cuò)誤問題已經(jīng)成為體系結(jié)構(gòu)可靠性研究中的重要問題。 目前提高可靠性的體系結(jié)構(gòu)方法主要有三種：錯(cuò)誤校驗(yàn)碼,冗余計(jì)算和易感性分析技術(shù)。這三種方法都已經(jīng)被用于解決片上多核處理器應(yīng)對(duì)軟錯(cuò)誤的可靠性問題,但是都有所不足和局限。本文針對(duì)當(dāng)前冗余計(jì)算和易感性分析技術(shù)中存在的不足與局限展開了研究。 當(dāng)前主流的冗余計(jì)算技術(shù)存在以下不足：進(jìn)行軟錯(cuò)誤檢測(cè)和恢復(fù)的粒度很大,為一個(gè)線程的整個(gè)生命周期,這樣不但不夠靈活,而且錯(cuò)誤恢復(fù)的時(shí)候必須重新執(zhí)行整個(gè)線程,代價(jià)十分高昂。為了解決這個(gè)問題,本文提出了片上多核事務(wù)處理器體系架構(gòu)。片上多核事務(wù)處理器以事務(wù)為單位進(jìn)行軟錯(cuò)誤檢測(cè)和恢復(fù),可以靈活配置一個(gè)事務(wù)由多少條指令組成,有效地解決了錯(cuò)誤檢測(cè)和恢復(fù)的粒度過大的問題。其次,片上多核事務(wù)處理器提供了硬件支持的錯(cuò)誤檢測(cè)和處理器狀態(tài)恢復(fù)。此外,為了減少軟錯(cuò)誤檢測(cè)和恢復(fù)對(duì)處理器運(yùn)行性能的影響,本文在片上多核事務(wù)處理器的基礎(chǔ)提出了提前數(shù)據(jù)傳輸和預(yù)測(cè)事務(wù)執(zhí)行兩種優(yōu)化方案,能夠有效地減少軟錯(cuò)誤檢測(cè)和恢復(fù)帶來的性能損失。 與片上多核處理器的其他部件相比,Cache占據(jù)了處理器芯片面積的絕大部分,因而,Cache也受到了最多的軟錯(cuò)誤攻擊。另一方面,Cache是存儲(chǔ)層次結(jié)構(gòu)中極其重要的一層。因而,研究片上多核處理器Cache軟錯(cuò)誤問題是片上多核處理器軟錯(cuò)誤問題的關(guān)鍵。 當(dāng)前對(duì)片上多核處理器Cache的易感性分析僅僅局限于單核處理器Cache和使用MESI一致性協(xié)議的片上多核處理器。為了全面分析多種因素對(duì)片上多核處理器Cache的軟錯(cuò)誤易感性的影響,本文修改了現(xiàn)有的Cache易感性分析模型：生命周期模型。使模型能夠適用于分析多種Cache一致性協(xié)議,并通過實(shí)驗(yàn)量化分析了多種因素對(duì)片上多核處理器Cache軟錯(cuò)誤易感性的影響。最終,針對(duì)使用MOESI協(xié)議的片上多核處理器提出了一種優(yōu)化方案,在盡量減少性能損失的前提下降低了片上多核處理器Cache的軟錯(cuò)誤易感性。
【關(guān)鍵詞】：片上多核處理器 軟錯(cuò)誤 Cache 冗余計(jì)算 易感性分析
【學(xué)位授予單位】：南京大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332
【目錄】：

• 摘要6-7
• Abstract7-9
• 目錄9-11
• 插圖清單11-12
• 表格清單12-13
• 第一章 . 緒論13-21
• 1.1 本文的研究背景13-17
• 1.1.1 片上多核處理器13-14
• 1.1.2 軟錯(cuò)誤14-15
• 1.1.3 軟錯(cuò)誤的應(yīng)對(duì)方法15-17
• 1.2 本文的研究?jī)?nèi)容17-18
• 1.2.1 片上多核事務(wù)處理器17-18
• 1.2.2 片上多核處理器Cache軟錯(cuò)誤易感性的分析與優(yōu)化18
• 1.3 本文的組織方式18-21
• 第二章 . 片上多核事務(wù)處理器21-35
• 2.1 相關(guān)工作21
• 2.2 片上多核事務(wù)處理器的體系架構(gòu)21-25
• 2.2.1 硬件事務(wù)處理的形式化說明22
• 2.2.2 事務(wù)處理器的體系架構(gòu)22-24
• 2.2.3 片上多核事務(wù)處理器的體系架構(gòu)24-25
• 2.3 使用片上多核事務(wù)處理器進(jìn)行可靠性計(jì)算25-27
• 2.4 片上多核事務(wù)處理器的性能分析27-30
• 2.4.1 實(shí)驗(yàn)工具簡(jiǎn)介27-28
• 2.4.2 SimpleScalar配置28-29
• 2.4.3 實(shí)驗(yàn)結(jié)果29-30
• 2.5 片上多核事務(wù)處理器的性能優(yōu)化30-34
• 2.5.1 提前數(shù)據(jù)傳輸方案(Early Transfer Scheme)30-31
• 2.5.2 預(yù)測(cè)事務(wù)執(zhí)行方案(Speculative Transaction Execution Scheme)31-32
• 2.5.3 采用性能優(yōu)化方案之后的性能比較32-34
• 2.6 本章小結(jié)34-35
• 第三章 . 片上多核處理器CACHE軟錯(cuò)誤易感性的分析與優(yōu)化35-77
• 3.1 相關(guān)工作35-36
• 3.2 CACHE簡(jiǎn)介36-37
• 3.2.1 地址映射和Cache存儲(chǔ)體的組織方式36-37
• 3.2.2 Cache替換算法37
• 3.2.3 寫策略37
• 3.3 片上多核處理器CACHE一致性問題37-46
• 3.3.1 片上多核處理器Cache一致性協(xié)議38-40
• 3.3.2 使用一致性協(xié)議的片上多核處理器架構(gòu)40-41
• 3.3.3 常用的一致性協(xié)議41-46
• 3.4 CACHE生命周期模型和CACHE易感性系數(shù)46-52
• 3.4.1 Cache生命周期46-47
• 3.4.2 Cache生命周期的階段劃分47-50
• 3.4.3 各階段易感性分析50-51
• 3.4.4 易感性系數(shù)(Vulnerability Factor,VF)51
• 3.4.5 階段占比(Phase Rate,PR)51-52
• 3.4.6 易感性系數(shù)和階段占比的關(guān)系52
• 3.5 實(shí)驗(yàn)平臺(tái)搭建52-54
• 3.5.1 實(shí)驗(yàn)工具簡(jiǎn)介52-53
• 3.5.2 Gem5模擬器的配置53-54
• 3.6 實(shí)驗(yàn)結(jié)果分析54-69
• 3.6.1 一致性協(xié)議對(duì)易感性的影響54-57
• 3.6.2 核數(shù)對(duì)易感性的影響57-59
• 3.6.3 替換算法對(duì)易感性的影響59-61
• 3.6.4 Cacheline大小對(duì)易感性的影響61-64
• 3.6.5 Cache大小對(duì)易感性的影響64-67
• 3.6.6 組相連地址映射路數(shù)對(duì)易感性的影響67-69
• 3.7 降低MOESI協(xié)議CACHE易感性的方法69-75
• 3.7.1 提前寫回方案70
• 3.7.2 提前寫回方案的評(píng)估70-73
• 3.7.3 提前寫回時(shí)間窗口大小的確定73-75
• 3.8 本章小結(jié)75-77
• 第四章 . 總結(jié)與下一步工作77-81
• 4.1 總結(jié)77-78
• 4.1.1 片上多核事務(wù)處理器的總結(jié)77-78
• 4.1.2 片上多核處理器Cache軟錯(cuò)誤易感性的分析與優(yōu)化的總結(jié)78
• 4.2 下一步工作78-81
• 參考文獻(xiàn)81-85
• 致謝85-87
• 附錄 攻讀碩士學(xué)位期間發(fā)表的論文87-88

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