本文關(guān)鍵詞：高速數(shù)據(jù)緩存和開關(guān)矩陣設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著現(xiàn)代社會的信息化程度越來越高,各種滿足人們需求的信息量也在急劇增加,如此海量信息的高速、可靠、實時傳輸便成為研究人員關(guān)注的一個熱點。由于業(yè)界之前廣泛采用的是并行傳輸技術(shù),其存在時鐘和數(shù)據(jù)無法精確對齊、PCB布線困難以及信號間串?dāng)_嚴(yán)重等缺陷,使得傳輸速率的提升已經(jīng)達到設(shè)計瓶頸,但仍不能滿足日益增長的高速要求。而最近幾年新興的高速串行傳輸技術(shù)由于具有更高的帶寬、更強的抗干擾能力和更便捷易用的接口等優(yōu)點,正在迅速成為業(yè)界最流行的設(shè)計方式。在高速串行接口的具體實現(xiàn)過程中,越來越多的開發(fā)人員偏向于采用現(xiàn)場可編程門陣列(FPGA),其具有的良好可重構(gòu)性、設(shè)計簡單易實現(xiàn)等優(yōu)點使得FPGA成為一種高性價比的技術(shù)手段。本論文以Xilinx公司FPGA作為實現(xiàn)平臺,在深入研究高速串行收發(fā)器RocketIO GTX的基礎(chǔ)上,完成了高速數(shù)據(jù)采集與存儲系統(tǒng)的設(shè)計與實現(xiàn)。本系統(tǒng)以Virtex-6系列FPGA XC6VLX240T為設(shè)計平臺,構(gòu)建了高速數(shù)據(jù)開關(guān)矩陣,能夠?qū)DC采集的射頻信號進行分流控制,并實時存入SATA接口的磁盤陣列,并能通過專用高速接口對存儲數(shù)據(jù)進行高速下載,將回讀數(shù)據(jù)送至本地計算機和用戶設(shè)備。本論文取得的主要研究成果為:1.完成了高速數(shù)據(jù)串行接口的設(shè)計與實現(xiàn)。針對高速串行傳輸技術(shù)的特點,深入研究并分析了RocketIO GTX的組成結(jié)構(gòu)和工作原理。RocketIO作為精密器件,內(nèi)部結(jié)構(gòu)和參數(shù)配置十分復(fù)雜,采用普通的調(diào)用底層原語的方式非常麻煩和容易出錯,而借助于Xilinx公司提供的IP核開發(fā)向?qū)t使得設(shè)計變的簡單易用。首先進行了GTX自身的環(huán)回測試,測試成功說明參數(shù)配置的正確,確保了基本通信鏈路的建立。其次進行了不同F(xiàn)PGA的GTX通信測試。由于GTX工作在很高的時鐘頻率控制下,其對于時鐘的要求非常嚴(yán)苛,因此此處的時鐘配置方式需要做出進一步修正,采用專用參考時鐘路由驅(qū)動的方式。通過實際測試發(fā)現(xiàn),RocketIO運行速率穩(wěn)定可達3Gbps,滿足該系統(tǒng)的要求。2.完成了高速數(shù)據(jù)緩存和開關(guān)矩陣的設(shè)計與實現(xiàn)。由于系統(tǒng)前端采集模塊和后端磁盤陣列之間數(shù)據(jù)速率的差異,因此必須對數(shù)據(jù)速率進行轉(zhuǎn)換和分流控制。本設(shè)計采用異步FIFO完成數(shù)據(jù)速率的匹配。接著對高速數(shù)據(jù)緩存和開關(guān)矩陣的具體實現(xiàn)方法進行了分析和設(shè)計,包括存儲數(shù)據(jù)的分流、回讀數(shù)據(jù)的合路和其他高速串行接口的設(shè)計,并在硬件平臺上測試了實際的傳輸效果。整個模塊采用Verilog HDL編寫源代碼,并進行了功能仿真和硬件測試,測試結(jié)果表明,該模塊功能正確,運行穩(wěn)定,滿足系統(tǒng)的要求。
【關(guān)鍵詞】：高速串行技術(shù) Virtex-6 FPGA RocketIO GTX
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號對照表11-12
• 縮略語對照表12-16
• 第一章 緒論16-20
• 1.1 課題背景及應(yīng)用背景16
• 1.2 高速串行技術(shù)的優(yōu)勢及發(fā)展現(xiàn)狀16-18
• 1.2.1 高速串行技術(shù)的優(yōu)勢16-17
• 1.2.2 高速串行技術(shù)的發(fā)展現(xiàn)狀17-18
• 1.3 論文內(nèi)容和章節(jié)安排18-20
• 第二章 系統(tǒng)方案設(shè)計與分析20-28
• 2.1 系統(tǒng)需求與方案設(shè)計20
• 2.2 數(shù)據(jù)采集模塊的設(shè)計20-22
• 2.2.1 數(shù)據(jù)采集模塊的設(shè)計20-21
• 2.2.2 數(shù)據(jù)采集模塊的芯片選型21-22
• 2.3 高速數(shù)據(jù)緩存和開關(guān)矩陣的設(shè)計22-24
• 2.3.1 高速數(shù)據(jù)緩存和開關(guān)矩陣的設(shè)計22-23
• 2.3.2 高速數(shù)據(jù)緩存和開關(guān)矩陣的芯片選型23-24
• 2.4 存儲控制模塊的設(shè)計24-27
• 2.4.1 SATA接口簡述24-25
• 2.4.2 存儲控制模塊的設(shè)計25-26
• 2.4.3 存儲控制模塊的芯片選型26-27
• 2.5 本章小結(jié)27-28
• 第三章 高速數(shù)據(jù)串行接.設(shè)計與實現(xiàn)28-56
• 3.1 高速數(shù)據(jù)串行接.設(shè)計方案28-29
• 3.2 RocketIO收發(fā)器介紹29-33
• 3.2.1 RocketIO主要組成部分29-31
• 3.2.2 RocketIO發(fā)送模塊介紹31-32
• 3.2.3 RocketIO接收模塊介紹32-33
• 3.3 RocketIO設(shè)計要點33-39
• 3.3.1 電源設(shè)計要點33-36
• 3.3.2 時鐘設(shè)計要點36-37
• 3.3.3 其他設(shè)計要點37-39
• 3.4 與存儲系統(tǒng)通信的高速串行接.設(shè)計與實現(xiàn)39-50
• 3.4.1 串行接口設(shè)計39-43
• 3.4.2 串行接口環(huán)回測試43-46
• 3.4.3 串行接口通信測試46-50
• 3.5 與ADC連接的高速串行接口設(shè)計與實現(xiàn)50-52
• 3.6 回放數(shù)據(jù)的高速串行接口設(shè)計與實現(xiàn)52-54
• 3.7 本章小結(jié)54-56
• 第四章 高速數(shù)據(jù)緩存和開關(guān)矩陣設(shè)計與實現(xiàn)56-78
• 4.1 數(shù)據(jù)存儲開關(guān)矩陣設(shè)計與實現(xiàn)56-64
• 4.1.1 數(shù)據(jù)存儲開關(guān)矩陣設(shè)計56-58
• 4.1.2 數(shù)據(jù)存儲開關(guān)矩陣實現(xiàn)58-64
• 4.2 數(shù)據(jù)回放開關(guān)矩陣設(shè)計與實現(xiàn)64-75
• 4.2.1 數(shù)據(jù)回放開關(guān)矩陣設(shè)計64-67
• 4.2.2 數(shù)據(jù)回放開關(guān)矩陣實現(xiàn)67-75
• 4.3 時鐘分配方案75
• 4.4 系統(tǒng)設(shè)計優(yōu)化75-77
• 4.4.1 FPGA可靠性設(shè)計75-77
• 4.4.2 緩存設(shè)計優(yōu)化77
• 4.5 本章小結(jié)77-78
• 第五章 總結(jié)和展望78-80
• 5.1 全文總結(jié)78
• 5.2 研究展望78-80
• 附錄A 實物硬件平臺80-82
• 參考文獻82-84
• 致謝84-86
• 作者簡介86-87
• 1.基本情況86
• 2.教育背景86
• 3.攻讀碩士學(xué)位期間的研究成果86-87

【參考文獻】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 禹應(yīng)時;基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計[D];北京理工大學(xué);2011年

  本文關(guān)鍵詞：高速數(shù)據(jù)緩存和開關(guān)矩陣設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號：330580