發(fā)布時間：2017-04-20 09:05

  本文關鍵詞：基于MIPS64指令子集的RISC處理器的設計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：MIPS是世界上很流行的一種RISC處理器,它采用精簡指令系統(tǒng)來設計芯片。和英特爾采用的復雜指令系統(tǒng)相比,RISC具有設計更簡單、設計周期更短等優(yōu)點,并可以應用更多先進的技術,開發(fā)更快的下一代處理器。MIPS處理器在嵌入式領域得到了廣泛的應用,因此設計更加高效的MIPS處理器有著重要的實用價值和經濟意義。本文以MIPS處理器作為研究對象,以提高處理器的性能為目標,主要實現(xiàn)了具有六級流水線的64位MIPS處理器。具體工作包含以下方面:第一,研究了MIPS64指令集與MIPS32指令集的兼容性問題。分析了傳統(tǒng)的五級流水線處理器的時序瓶頸,提出六級流水線處理器的設計思路。對六級流水線處理器中的數(shù)據(jù)沖突和控制沖突的問題進行簡要描述,并給出解決方案,最終基于MIPS64指令集的子集實現(xiàn)一個完整的六級流水線的MIPS處理器。第二,在Modelsim中使用設計好的指令序列對處理器進行功能仿真。采用Quartus II對處理器設計進行邏輯綜合。處理器最終在Altera公司的DE2開發(fā)板上運行測試。經驗證,該處理器設計合理、功能正確,在DE2開發(fā)板上的時鐘頻率可達81.7MHZ。第三,研究了cache的結構,提出了兩級數(shù)據(jù)cache和指令cache的設計思路,并對cache的工作原理和狀態(tài)轉換進行了詳細論述。
【關鍵詞】：RISC體系結構 MIPS處理器 六級流水線 cache
【學位授予單位】：南京航空航天大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-12
• 第一章 緒論12-20
• 1.1 研究背景12-13
• 1.2 研究現(xiàn)狀13-16
• 1.2.1 RISC處理器和CISC處理器13-15
• 1.2.2 MIPS處理器15-16
• 1.3 基于FPGA的設計流程16-18
• 1.4 本文的主要內容和貢獻18
• 1.5 論文結構18-20
• 第二章 MIPS處理器相關技術20-29
• 2.1 馮·諾伊曼結構和哈佛結構20-21
• 2.2 MIPS指令集21-23
• 2.2.1 MIPS指令格式21-22
• 2.2.2 MIPS指令分類22
• 2.2.3 MIPS指令尋址方式22-23
• 2.3 流水線技術23-25
• 2.3.1 處理器中的流水線技術23-24
• 2.3.2 流水線中的問題24-25
• 2.4 高速緩存（cache）技術25-28
• 2.4.1 cache的映射方式26-27
• 2.4.2 cache的寫操作策略27-28
• 2.5 本章小結28-29
• 第三章 64位MIPS處理器的設計與實現(xiàn)29-49
• 3.1 64位MIPS處理器指令集29
• 3.2 流水線處理器階段的劃分29-32
• 3.3 流水線處理器中沖突的解決方法32-37
• 3.3.1 數(shù)據(jù)沖突的解決方法32-35
• 3.3.2 控制沖突的解決方法35-37
• 3.4 處理器數(shù)據(jù)通路的部件設計37-48
• 3.4.1 取指階段的部件設計37-38
• 3.4.2 譯碼階段的部件設計38-41
• 3.4.3 選擇階段的部件設計41-44
• 3.4.4 執(zhí)行階段的部件設計44-47
• 3.4.5 訪存階段的部件設計47
• 3.4.6 寫回階段的部件設計47-48
• 3.5 本章小結48-49
• 第四章 處理器的驗證49-61
• 4.1 驗證工具及平臺介紹49-50
• 4.2 系統(tǒng)功能仿真50-54
• 4.3 重要模塊綜合54-58
• 4.3.1 控制模塊的綜合54-56
• 4.3.2 數(shù)據(jù)通路模塊綜合56-58
• 4.4 板級驗證與系統(tǒng)性能58-60
• 4.4.1 板級驗證58-60
• 4.4.2 系統(tǒng)性能60
• 4.5 本章小結60-61
• 第五章 高速緩存的設計61-70
• 5.1 高速緩存的整體架構61-62
• 5.2 高速緩存的具體設計62-68
• 5.2.1 一級指令cache設計62-64
• 5.2.2 一級數(shù)據(jù)cache設計64-65
• 5.2.3 二級指令cache和二級數(shù)據(jù)cache的設計65-68
• 5.3 高速緩存對指令執(zhí)行的影響68-69
• 5.3.1 一級指令cache缺失對處理器的影響68
• 5.3.2 一級數(shù)據(jù)cache缺失對處理器的影響68-69
• 5.4 本章小結69-70
• 第六章 總結與展望70-71
• 6.1 總結70
• 6.2 展望70-71
• 參考文獻71-75
• 致謝75-76
• 在學期間的研究成果及發(fā)表的學術論文76

【相似文獻】

中國期刊全文數(shù)據(jù)庫 前5條

1 王一利;施冬云;;基于64位RISC處理器的片上系統(tǒng)芯片(SOC)設計及應用簡介[J];集成電路應用;2004年08期

2 李云;張盛兵;;32位RISC處理器中可配置乘法器的設計[J];微電子學與計算機;2007年08期

3 徐科;楊雪飛;朱柯嘉;閔昊;;利用Aptix硬件仿真器對32位嵌入式RISC處理器的硬件驗證[J];中國集成電路;2002年12期

4 吳忠民,魏平;采用RISC處理器實現(xiàn)光學Hadamard編碼成像的實時解碼[J];紅外與激光工程;1997年02期

5 ;[J];;年期

中國博士學位論文全文數(shù)據(jù)庫 前1條

1 辛明瑞;面向空間應用的容錯RISC處理器體系結構研究[D];西北工業(yè)大學;2006年

中國碩士學位論文全文數(shù)據(jù)庫 前2條

1 劉曉燕;一種RISC處理器指令集模擬器的設計與實現(xiàn)[D];國防科學技術大學;2014年

2 孫巧稚;基于MIPS64指令子集的RISC處理器的設計與實現(xiàn)[D];南京航空航天大學;2015年

  本文關鍵詞：基于MIPS64指令子集的RISC處理器的設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：318324