本文關(guān)鍵詞：基于FINFET工藝的ASIC后端物理設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著半導(dǎo)體工藝的特征尺寸不斷減小,器件出現(xiàn)了短溝道效應(yīng)。該效應(yīng)使器件在亞閾值時(shí)漏電流增大,并且使器件的閾值電壓也隨之降低,最終導(dǎo)致器件組成的芯片功耗增大和性能下降。為了達(dá)到提高芯片性能和降低功耗的目的,臺(tái)積電和三星在近年來研發(fā)出了FINFET工藝。同時(shí)作為芯片設(shè)計(jì)與工藝制造的紐帶,后端物理設(shè)計(jì)變得尤為關(guān)鍵。本論文研究的課題是基于FINFET工藝的后端物理設(shè)計(jì)。本論文通過使用流程化設(shè)計(jì)軟件和后端設(shè)計(jì)的EDA工具完成了,一款基于FINFET工藝的加速處理器中,位于顯示核心區(qū)域的模塊后端物理設(shè)計(jì)。論文通過對(duì)硬核不同布放的版圖的標(biāo)準(zhǔn)單元端口熱點(diǎn)圖以及布局后得到的有關(guān)利用率、擁塞程度和時(shí)序預(yù)估的數(shù)據(jù),最終得出了模塊版圖的硬核布放方案。論文還通過使用公式計(jì)算的方法,并結(jié)合對(duì)電源網(wǎng)絡(luò)的電壓降與電遷移要求的分析,最終得到了該模塊的電源規(guī)劃。在布局階段,設(shè)計(jì)完成了對(duì)特殊物理單元的插入和標(biāo)準(zhǔn)單元的布放,并通過使用全局布線的方法得到了布局的擁塞程度和建立時(shí)間的時(shí)序預(yù)估。在時(shí)鐘樹的綜合階段,論文設(shè)計(jì)了基于不同時(shí)鐘偏差的多組對(duì)比試驗(yàn),并分析了實(shí)驗(yàn)后所得的數(shù)據(jù)的結(jié)果,其結(jié)果包括擁塞程度、布線后的DRC以及時(shí)序報(bào)告,最終得到了該模塊的最佳的時(shí)鐘偏差設(shè)置。在模塊布線完成后,論文通過研究FINFET工藝的設(shè)計(jì)規(guī)則要求,找出了修復(fù)設(shè)計(jì)規(guī)則違規(guī)的方法,最終使模塊滿足了設(shè)計(jì)要求。在完成布線后,論文還分析了可制造性中天線效應(yīng)、通孔電阻的可靠性及金屬過蝕問題,并得出了相應(yīng)問題的修復(fù)方法。論文設(shè)計(jì)通過在UPF文件中定義使用門控單元的方法,完成了電源關(guān)斷技術(shù)即產(chǎn)生了可關(guān)斷電壓和常開電壓兩種電壓域的供電網(wǎng)絡(luò),達(dá)到了低功耗設(shè)計(jì)的要求。論文研究了雙重曝光技術(shù)的設(shè)計(jì)規(guī)則,并使用多邊環(huán)形檢查法完成了模塊對(duì)雙重曝光技術(shù)的設(shè)計(jì)規(guī)則檢查。論文還提出了修復(fù)違反該規(guī)則的方法。論文還通過實(shí)驗(yàn)得出了時(shí)序檢查的簽核端角。論文中通過對(duì)時(shí)序報(bào)告的分析,完成了轉(zhuǎn)換時(shí)間、最大負(fù)載電容、建立時(shí)間和保持時(shí)間違規(guī)問題的修復(fù)。在修復(fù)時(shí)序違例、設(shè)計(jì)規(guī)則問題和功耗問題后,論文的設(shè)計(jì)最終達(dá)到了簽核的標(biāo)準(zhǔn)。
【關(guān)鍵詞】：FINFET工藝 布局布線 低功耗 靜態(tài)時(shí)序分析 ASIC
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 符號(hào)對(duì)照表10-11
• 縮略語對(duì)照表11-14
• 第一章 緒論14-16
• 1.1 課題背景14-15
• 1.2 課題來源15
• 1.3 論文結(jié)構(gòu)15-16
• 第二章 FINFET版圖及特性的分析16-22
• 2.1 短溝道效應(yīng)及其影響16-18
• 2.2 FINFET版圖18-19
• 2.3 FINFET特性19-20
• 2.4 本章小結(jié)20-22
• 第三章 后端設(shè)計(jì)流程及其建立22-28
• 3.1 后端流程化設(shè)計(jì)的研究22-23
• 3.2 EDA工具及相關(guān)文件23-27
• 3.3 本章小結(jié)27-28
• 第四章 基于FINFET工藝的后端設(shè)計(jì)28-66
• 4.1 后端設(shè)計(jì)流程建立28-29
• 4.2 布圖規(guī)劃29-41
• 4.2.1 設(shè)計(jì)模塊的大小規(guī)劃29-30
• 4.2.2 模塊內(nèi)硬核的布放30-33
• 4.2.3 模塊的電源規(guī)劃33-41
• 4.3 布局規(guī)劃41-51
• 4.3.1 特殊物理單元布局41-43
• 4.3.2 標(biāo)準(zhǔn)單元布局43-47
• 4.3.3 掃描鏈重組47-51
• 4.4 時(shí)鐘樹綜合51-57
• 4.4.1 時(shí)鐘定義及設(shè)置52-53
• 4.4.2 時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)53-57
• 4.5 模塊布線規(guī)劃57-64
• 4.5.1 布線規(guī)劃58
• 4.5.2 設(shè)計(jì)規(guī)則檢查和可制造性檢查58-61
• 4.5.3 雙重曝光技術(shù)及其設(shè)計(jì)規(guī)則問題61-64
• 4.6 本章總結(jié)64-66
• 第五章 ECO階段的時(shí)序與功耗分析66-78
• 5.1 靜態(tài)時(shí)序分析及修復(fù)66-75
• 5.2 模塊的功耗分析75-77
• 5.3 本章總結(jié)77-78
• 第六章 總結(jié)與展望78-80
• 6.1 論文總結(jié)78-79
• 6.2 課題展望79-80
• 參考文獻(xiàn)80-82
• 致謝82-84
• 作者簡介84-85

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