本文關(guān)鍵詞：基于PowerPC體系結(jié)構(gòu)的乘法器設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：本文研究的是基于PowerPC體系結(jié)構(gòu)的X型微處理器整數(shù)單元中的乘法器部分。之所以選擇PowerPC體系結(jié)構(gòu)主要源于其結(jié)構(gòu)本身的靈活性。這種靈活體系結(jié)構(gòu)不但可以提供更多價(jià)格和性能組合,并同時(shí)保持軟件兼容性,還可以使后來的處理器更好地利用技術(shù)發(fā)展。Power PC體系機(jī)構(gòu)是可擴(kuò)充的,它同時(shí)包括32位和64位實(shí)現(xiàn)的規(guī)范,以保證當(dāng)前的32位PowerPC處理器和下一代64位處理器之間的軟件兼容。X型微處理器是一款超標(biāo)量微處理器,有著用于裝載指令和數(shù)據(jù)的32Kb、8路徑組關(guān)聯(lián)、物理尋址的高速緩存,并有獨(dú)立的指令、數(shù)據(jù)內(nèi)存管理單元;有著32位地址總線和64數(shù)據(jù)總線,對支持內(nèi)存訪問和內(nèi)存映射的I/O操作,提供單拍和突發(fā)數(shù)據(jù)的傳輸;并且可以由軟件進(jìn)行控制在4種節(jié)能模式中進(jìn)行切換,采用了先進(jìn)的CMOS工藝,與TTL器件全面兼容。對于處理器來說,運(yùn)算單元是直接影響處理器性能高低的關(guān)鍵功能部件,而對于運(yùn)算單元,乘法器又是其重要的組成部分。它是數(shù)字信號(hào)處理和邏輯運(yùn)算的核心,提高乘法器的性能對整個(gè)微處理器都有著至關(guān)重要的意義,因此對乘法器的研究與設(shè)計(jì)是十分必要的。本文所研究的是32×32位的整數(shù)乘法器,采用的是改進(jìn)的基為4的Booth編碼,分5個(gè)周期實(shí)現(xiàn),每個(gè)周期對8位乘數(shù)進(jìn)行編碼得到四個(gè)34位的部分積(最后一個(gè)周期只編碼一位生成最高位的部分積)。通過Booth編碼將部分積的數(shù)量減少了一半,大大的提升了運(yùn)算速度。對于每個(gè)周期產(chǎn)生的四個(gè)34位部分積通過使用華萊士樹壓縮的方法,進(jìn)行了4-2CSA和3-2CSA兩次壓縮,得到一個(gè)40位的操作數(shù)。然后將40位操作數(shù)的低8位數(shù)據(jù)由專用的寄存器儲(chǔ)存,不再被返回相加。最后的加法運(yùn)算得出的結(jié)果中高32位被保留在寄存器當(dāng)中,等到下個(gè)時(shí)鐘周期開始,通過反饋電路,輸送到3-2CSA壓縮器與下個(gè)周期的低32位數(shù)相加,如此經(jīng)過4個(gè)周期,就會(huì)得到64位的結(jié)果,這樣不但使得乘法器的運(yùn)算加快,還節(jié)省了電路的面積。最終加法器采用的是超前進(jìn)位加法器和選擇進(jìn)位加法器混合的形式,40位操作數(shù)按每4位劃分為一個(gè)單元,又因?yàn)樾枰獙Ω?位進(jìn)行選擇操作,所以需要12個(gè)子單元,這樣可以充分利用兩個(gè)加法器各自的優(yōu)勢來縮短運(yùn)算時(shí)間。最后本文根據(jù)所設(shè)計(jì)出來的電路進(jìn)行了模塊級和系統(tǒng)級的驗(yàn)證,通過分析以及對比,所設(shè)計(jì)的電路實(shí)現(xiàn)了所有的功能,通過了前后仿驗(yàn)證。
【關(guān)鍵詞】：PowerPC體系結(jié)構(gòu) 32×32乘法器 Booth編碼 華萊士樹
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332.22
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-18
• 1.1 課題的研究背景14-15
• 1.2 應(yīng)用和研究發(fā)展?fàn)顩r15-16
• 1.3 課題研究的內(nèi)容與意義16-17
• 1.4 論文結(jié)構(gòu)17-18
• 第二章X型微處理器簡介18-26
• 2.1 X型微處理器體系結(jié)構(gòu)18-21
• 2.2 X型處理器的指令流動(dòng)21-22
• 2.3 X型處理器的流水線結(jié)構(gòu)22-24
• 2.4 X型微處理器IU單元簡介24-25
• 2.4.1 IU的功能部件的組成24
• 2.4.2 IU的指令集簡介24-25
• 2.5 本章小結(jié)25-26
• 第三章 乘法器的介紹26-44
• 3.1 乘法器的基本原理26-27
• 3.2 乘法器是算法27-31
• 3.2.1 Baugh-Wooley算法27-28
• 3.2.2 Booth算法28-31
• 3.3 乘法器的拓?fù)浣Y(jié)構(gòu)31-36
• 3.3.1 迭代乘法器31-32
• 3.3.2 陣列乘法器32-33
• 3.3.3 樹形乘法器33-36
• 3.4 乘法器的求和結(jié)構(gòu)36-42
• 3.4.1 一位加法36-37
• 3.4.2 串行進(jìn)位加法器37
• 3.4.3 旁路進(jìn)位加法器37-39
• 3.4.4 進(jìn)位選擇加法器39-41
• 3.4.5 超前進(jìn)位加法器41-42
• 3.5 本章小結(jié)42-44
• 第四章 X型微處理器的乘法器44-60
• 4.1 乘法器電路結(jié)構(gòu)44
• 4.2 改進(jìn)的Booth編碼設(shè)計(jì)44-46
• 4.3 Booth編碼的電路實(shí)現(xiàn)46-48
• 4.4 部分積電路的實(shí)現(xiàn)48-50
• 4.5 Booth編碼對-Y和-2Y的處理50-51
• 4.6 3-2CSA壓縮器和 4-2CSA壓縮器的內(nèi)部結(jié)構(gòu)51-52
• 4.7 4-2CSA壓縮器和 3-2CSA壓縮器的連接關(guān)系52-53
• 4.8 反饋電路的設(shè)計(jì)與實(shí)現(xiàn)53-55
• 4.9 最終加法器的電路設(shè)計(jì)55-58
• 4.10 IU乘法器設(shè)計(jì)小結(jié)58-60
• 第五章 電路的仿真與驗(yàn)證60-68
• 5.1 Booth編碼單元驗(yàn)證60-61
• 5.2 3-2 壓縮單元驗(yàn)證61
• 5.3 一位加法器單元驗(yàn)證61-62
• 5.4 乘加器RTL級驗(yàn)證62-64
• 5.5 系統(tǒng)級驗(yàn)證64-67
• 5.6 本章小結(jié)67-68
• 第六章 總結(jié)與提高68-70
• 參考文獻(xiàn)70-72
• 致謝72-74
• 作者簡介74-75

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