進(jìn)入21世紀(jì)以來,精確制導(dǎo)炮彈的研發(fā)受到了各軍事大國的重視。黑匣子數(shù)據(jù)記錄儀在炮彈的飛行過程中采集并存儲其各項飛行參數(shù)。科學(xué)家們回收實驗彈中的黑匣子數(shù)據(jù)并以此作為后續(xù)研發(fā)的可靠數(shù)據(jù)信息。而傳統(tǒng)黑匣子的采集速率、存儲容量和存儲速度已經(jīng)無法滿足更高的技術(shù)要求,因此本文針對一種基于FPGA并行架構(gòu)的高速大容量數(shù)據(jù)記錄儀進(jìn)行了相關(guān)研究。文章首先分析了整個系統(tǒng)的功能需求和設(shè)計指標(biāo),并根據(jù)需求分析和技術(shù)指標(biāo)的要求提出了 DSP+FPGA+FLASH的總體硬件架構(gòu),確定了采用FPGA對多通道數(shù)據(jù)輸入接口進(jìn)行數(shù)據(jù)采集以及對多通道FLASH進(jìn)行并行存儲的設(shè)計方案。接著針對性地闡述了FPGA的總體架構(gòu)設(shè)計,根據(jù)不同的功能將FPGA內(nèi)部劃分為時鐘模塊、數(shù)據(jù)輸入接口模塊、FLASH存儲模塊、總線控制模塊和地址分配模塊,并對各個模塊的組成及其功能做出了詳細(xì)的說明。在對FPGA的總體架構(gòu)設(shè)計完畢后,文章對劃分出的功能模塊逐個給出了具體的實現(xiàn)方法和模塊的功能仿真波形。然后,文章對彈載黑匣子系統(tǒng)的硬件平臺進(jìn)行了設(shè)計,包括CPU系統(tǒng)電路的設(shè)計以及相關(guān)PCB設(shè)計等。本文最后對設(shè)計完成的硬件平臺進(jìn)行了板級調(diào)試和相關(guān)功能驗證... 

【文章來源】：南京理工大學(xué)江蘇省 211工程院校

【文章頁數(shù)】：77 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 研究背景和課題意義
    1.2 國內(nèi)外發(fā)展現(xiàn)狀
    1.3 課題主要研究內(nèi)容
2 系統(tǒng)總體方案設(shè)計
    2.1 功能需求和技術(shù)指標(biāo)
    2.2 總體設(shè)計方案
        2.2.1 DSP
        2.2.2 FPGA
        2.2.3 DSP與FPGA的連接
        2.2.4 FLASH
    2.3 本章小結(jié)
3 FPGA總體架構(gòu)設(shè)計
    3.1 功能模塊規(guī)劃
    3.2 時鐘模塊
    3.3 數(shù)據(jù)輸入接口模塊
        3.3.1 IIC通訊模塊
        3.3.2 GPIO通訊模塊
        3.3.3 SPI通訊模塊
        3.3.4 UART通訊模塊
    3.4 FLASH存儲模塊
    3.5 總線控制模塊
    3.6 地址分配模塊
        3.6.1 地址線的選擇
        3.6.2 總線編碼方式
    3.7 本章小結(jié)
4 FPGA功能模塊的實現(xiàn)
    4.1 時鐘模塊的實現(xiàn)
    4.2 地址分配模塊的實現(xiàn)
    4.3 數(shù)據(jù)輸入接口模塊的實現(xiàn)
        4.3.1 IIC通信模塊的實現(xiàn)
        4.3.2 GPIO通信模塊的實現(xiàn)
        4.3.3 SPI通信模塊的實現(xiàn)
        4.3.4 UART通信模塊的實現(xiàn)
    4.4 FLASH存儲模塊的實現(xiàn)
    4.5 總線控制模塊的實現(xiàn)
    4.6 本章小結(jié)
5 彈載黑匣子硬件平臺設(shè)計
    5.1 CPU系統(tǒng)電路設(shè)計
        5.1.1 DSP的最小系統(tǒng)設(shè)計
        5.1.2 DSP的外圍擴(kuò)展電路設(shè)計
        5.1.3 FPGA的配置電路設(shè)計
        5.1.4 NANDFLASH存儲模塊設(shè)計
    5.2 CPU系統(tǒng)電源電路設(shè)計
        5.2.1 TMS320C6747電源電路設(shè)計
        5.2.2 XC3S1600E電源電路設(shè)計
    5.3 EDA軟件介紹與印制電路板（PCB）設(shè)計
        5.3.1 Altium Designer 13簡介
        5.3.2 印制電路板（PCB）設(shè)計
        5.3.3 PCB的層疊與布線
        5.3.4 信號完整性分析
            5.3.4.1 傳輸線的反射
            5.3.4.2 串?dāng)_
    5.4 本章小結(jié)
6 系統(tǒng)測試與實驗結(jié)果
    6.1 硬件平臺板級測試
        6.1.1 電源模塊
        6.1.2 時鐘模塊
        6.1.3 TMS320C6747的JTAG鏈路測試
        6.1.4 XC3S1600E主串配置鏈路測試
    6.2 NANDFLASH相關(guān)讀寫操作的仿真和驗證
        6.2.1 寫操作的驗證
        6.2.2 讀操作的驗證
    6.3 實彈射擊實驗
    6.4 本章小結(jié)
7 總結(jié)與展望
    7.1 全文總結(jié)
    7.2 展望
致謝
參考文獻(xiàn)
附錄


【參考文獻(xiàn)】：
期刊論文
[1]基于DSP+FPGA的彈載計算機(jī)設(shè)計[J]. 高敏,任海龍,楊芳,游衛(wèi)華.  計算機(jī)測量與控制. 2014(12)
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[3]FPGA的模塊化設(shè)計方法[J]. 張松,李筠.  電子測量與儀器學(xué)報. 2014(05)
[4]航空制導(dǎo)炸彈發(fā)展趨勢[J]. 賈秋銳,孫媛媛,肖樹臣,鐘詠兵.  制導(dǎo)與引信. 2014(01)
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碩士論文
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[2]基于DSP+FPGA的北斗衛(wèi)星導(dǎo)航接收機(jī)的研究與設(shè)計[D]. 李超.南京理工大學(xué) 2015
[3]高速大容量NAND FLASH存儲系統(tǒng)的設(shè)計與實現(xiàn)[D]. 李晴.北京理工大學(xué) 2015
[4]FPGA內(nèi)數(shù)字時鐘管理模塊的研究與設(shè)計[D]. 張振.西安電子科技大學(xué) 2014
[5]以DSP為核心的彈載計算機(jī)系統(tǒng)的設(shè)計[D]. 何航峰.南京航空航天大學(xué) 2013
[6]基于NAND Flash的多路并行存儲系統(tǒng)的研究與實現(xiàn)[D]. 彭軍.湖南大學(xué) 2013
[7]基于DSP的彈載計算機(jī)設(shè)計[D]. 馬曉柯.南京理工大學(xué) 2012
[8]DSP集成電路設(shè)計與研究[D]. 徐海銘.江南大學(xué) 2009
[9]基于FPGA的數(shù)據(jù)采集系統(tǒng)研究[D]. 諸一棟.長春理工大學(xué) 2009
[10]飛行器小型黑匣子硬件模塊的研究[D]. 后鵬.上海交通大學(xué) 2009



本文編號：2940638