【摘要】：基于演化硬件(Evolvable Hardware,EHW)的自適應系統(tǒng)能夠通過改變自身結(jié)構(gòu)和參數(shù),以適應外部環(huán)境,從而為空天環(huán)境中電子設備的生存提供良好的解決方案。針對當前主流EHW設計方法因演化粒度較大和無法在線生成位流,所造成的系統(tǒng)體積、成本、資源、時間和功耗過大以及適應能力有限等問題,本文提出了對現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)資源-位流關系進行解析和建模、并利用所建模型在線生成位流的思想;在此基礎上,提出了一種基于位流在線演化的高效能自適應系統(tǒng)架構(gòu)和設計方法;并以2bit乘法器以及自適應圖像濾波器為例,分別采用門級演化和函數(shù)級演化方法,對所提出的系統(tǒng)架構(gòu)和設計方法進行了驗證。論文主要研究內(nèi)容如下:(1)概括了演化硬件的國內(nèi)外研究現(xiàn)狀,分析了現(xiàn)有重構(gòu)方法、演化粒度和位流解析方法所存在的問題,提出了直接通過修改位流文件進行演化的設計思路;介紹了系統(tǒng)設計所需的軟、硬件平臺,分析了FPGA硬件資源結(jié)構(gòu)和配置位流文件信息。(2)給出了FPGA資源-位流關系解析方法,對配置位流文件進行了系統(tǒng)的解析,建立了不同資源與位流的映射關系模型,并針對布線資源和邏輯資源,分別設計了相應的在線位流生成算法,以及糾錯碼校驗的算法;給出了基于位流直接演化的自適應系統(tǒng)架構(gòu)和設計方案,采用笛卡爾遺傳編程(Cartesian Genetic Programming,CGP)編碼方式對FPGA底層電路進行染色體編碼,設計了Block RAM對位流信息進行緩存,通過對位流進行直接修改,實現(xiàn)了對邏輯資源功能和布線資源連接的任意演化。(3)以2bit乘法器為例,在ML507開發(fā)板上搭建了基于位流直接演化的自適應系統(tǒng),對門級演化方法進行了驗證,完成了系統(tǒng)軟、硬件設計,并對系統(tǒng)的性能進行了評估,分析了本文方法相對于傳統(tǒng)方法的優(yōu)勢;以圖像濾波為例,在ML507開發(fā)板上搭建了在線演化系統(tǒng),對函數(shù)級演化方法進行了驗證,給出了系統(tǒng)軟硬件設計方法和濾波效果。實驗結(jié)果表明,本文方法具有更低的資源代價、更少的存儲空間代價和更高的演化速度;不僅適用于采用門級演化的邏輯電路的設計,而且適用于采用函數(shù)級演化的復雜電路的設計。
【學位授予單位】：南京航空航天大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：V243;V443;TP311.52
【圖文】：

圖 2.1 ML507 開發(fā)板tex-5 FPGA 資源結(jié)構(gòu)及編程原理 憑借豐富的資源類型，在數(shù)據(jù)處理、嵌入式搭建以及軟硬件加速等方面。FPGA 中最基礎的資源可以大致分成兩類，一類是控制其實現(xiàn)功能的在各部分之間起到互聯(lián)作用的布線資源，本節(jié)將對這兩種基礎資源類型GA 資源分布情況FX70T 的資源分布如圖 2.2 所示，其中分布范圍最廣、數(shù)目最多的為 CL，一個最小可重構(gòu)區(qū)域至少包含一行一列的共 20 個 CLB 資源，如圖中面大致被分為了 16 個小區(qū)域，每個小區(qū)域即為一個時鐘域。FPGA 最左分布著 IO 資源。中間的位置嵌入了系統(tǒng)的硬核 PowerPC，起重構(gòu)控制口（Internal ConfigurationAccess Port，ICAP）以及系統(tǒng)的一些功能核都，CLB 資源之間分布著 DSP 以及 Block RAM 等功能塊，需要使用這些重構(gòu)區(qū)域內(nèi)。

FPGA資源分布圖

FPGA底層通用框架

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本文編號：2794578