【摘要】：伴隨著現(xiàn)代航天航空科學技術(shù)的快速發(fā)展,在實際應用中對機載高速視頻采集提出了越來越高的要求,而在現(xiàn)在的航空試驗以及測試系統(tǒng)中,對時間的精度要求也是越來越高。因此,基于飛機測試試驗在實際應用中的需求,本論文設計并實現(xiàn)了高速機載視頻采集器的時統(tǒng)模塊,主要的功能就是可以對接收到的時間B碼進行解調(diào),輸出標準時間信息,為測試系統(tǒng)中其他設備提供統(tǒng)一的時間標準。IRIG_B格式時間碼是現(xiàn)在國際通用的一種常見的進行時間同步的標準,使用B碼來進行授時完全滿足機載高速視頻采集系統(tǒng)在試驗中的要求。本論文以B碼的授時手段為基礎,首先完成機載高速視頻采集器的時統(tǒng)模塊的硬件電路設計,之后使用Verilog HDL硬件語言進行了程序設計,最后對設計完成的板卡進行了板卡調(diào)試與系統(tǒng)聯(lián)調(diào),驗證了時統(tǒng)板卡功能的實現(xiàn)。在進行硬件電路的設計時,主要根據(jù)實際的需求以及技術(shù)指標,借助Altium Designer軟件完成了直流B碼解調(diào)、交流B碼解調(diào)、串口與網(wǎng)口通信以及電源電平轉(zhuǎn)換的電路原理圖設計。在進行程序設計時,本論文選用了業(yè)界應用最為廣泛、使用最為流行的Verilog HDL語言,通過Quartus II平臺完成程序的設計。而且在程序設計時采用了模塊化的設計思路來完成B碼的解調(diào)程序設計,最終實現(xiàn)了在FPGA中對B碼的解調(diào)。這樣的設計思路的優(yōu)點在于不僅可以降低在程序設計時的復雜程度,而且對于程序在后期進行設計修改、調(diào)試以及進行維護時提供很大的方便。在論文的最后,通過搭建了測試平臺,對設計完成的板卡進行了調(diào)試,不僅對板卡中各個板塊進行了單獨的調(diào)試,還將板卡放入設備中進行了系統(tǒng)的聯(lián)調(diào),最終驗證了板卡的功能實現(xiàn)。最終測試結(jié)果表明:本設計中完成的機載高速視頻采集時統(tǒng)模塊能夠正確輸出標準時間,解碼精度達到1ms,符合設計要求的精度;在與設備聯(lián)調(diào)后,板卡能夠正常工作并向外部提供標準的時間。本設計中完成的時統(tǒng)板性能比較穩(wěn)定,具有很高的可靠性,另外還具有非常強的保密性,尤其重要的是在調(diào)試時非常方便,具有很廣泛的實際應用價值。
【圖文】：

西安電子科技大學碩士學位論文邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路。在本論文的設計中，使用的是 QuartusII 13.1 版本的軟件，并采用了 Verilog HDL語言來完成對 FPGA 的程序設計。圖 4.1 給出的是 QuartusII 程序的設計界面。

[34]。對于分頻的仿真如圖 4.3 所示。圖4.3 時鐘的分頻仿真使用 1MHz 頻率的時鐘對信號脈寬計數(shù)時，對于高電平持續(xù)時間為 2ms、5ms 和8ms 的代碼的最終標準結(jié)束結(jié)果應該為 2000、5000 和 8000，這樣的計數(shù)結(jié)果數(shù)值相對來說不是特別的大，在很大程度上節(jié)約了大量的芯片資源，提高對芯片的利用效率，，另一方面，這 3 個計數(shù)計數(shù)結(jié)果之間相差比較大，即使在外界環(huán)境中存在一定的噪聲干擾，導致計數(shù)結(jié)果之間出現(xiàn)重疊存現(xiàn)象的情況也基本不會出現(xiàn)，這就大幅度的避免了對邏輯出現(xiàn)判斷錯誤的可能。將分頻后的周期為 1us 的信號作為參考基準，然后在IRIG_B 碼出現(xiàn)高電平時對這個參考基準進行脈沖計數(shù)
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：V243

【參考文獻】

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本文編號：2670336