本文關(guān)鍵詞：一種基于后臺校正的時(shí)間交織ADC設(shè)計(jì)與實(shí)現(xiàn)

  更多相關(guān)文章： 時(shí)間交織A/D轉(zhuǎn)換器 無采樣流水線A/D轉(zhuǎn)換器 失配 后臺校正

【摘要】：衡量ADC性能的最主要的兩個(gè)指標(biāo)就是轉(zhuǎn)換速率與分辨率,即速度與精度。同時(shí),這兩個(gè)指標(biāo)也是ADC最主要的一對矛盾。一種實(shí)現(xiàn)高速采樣,并且能保持其高精度的重要方法就是利用時(shí)間交織(Time-interleaved)方式來構(gòu)成ADC,這種結(jié)構(gòu)是利用多個(gè)相對低速的ADC進(jìn)行并行交替采樣來實(shí)現(xiàn)高速的采樣率,理想狀態(tài)下,整體ADC的精度相當(dāng)于單通道ADC的精度,這樣我們就能使用多個(gè)低速高精度ADC構(gòu)成時(shí)間交織ADC來實(shí)現(xiàn)高速高精度ADC。然而,由于工藝原因,系統(tǒng)各ADC通道間存在失調(diào)、增益、時(shí)鐘等多種通道失配,使得系統(tǒng)動態(tài)性能下降。因此,需要對系統(tǒng)輸出進(jìn)行通道失配校準(zhǔn)。論文首先對多通道時(shí)間交織ADC的工作原理進(jìn)行了說明,從理論上分析了多通道時(shí)間交織ADC的失調(diào)失配、增益失配、時(shí)鐘失配等非線性失配對ADC性能的影響,結(jié)合當(dāng)前的研究熱點(diǎn),對現(xiàn)有的一些通道失配校準(zhǔn)算法與方案做了介紹,分析了其優(yōu)缺點(diǎn)。同時(shí)為了滿足整體ADC功耗指標(biāo)的要求,研究了低功耗流水線ADC結(jié)構(gòu)。論文中研究設(shè)計(jì)了一種基于信號特征提取的盲均衡自適應(yīng)時(shí)間交織誤差校準(zhǔn)算法,以及“無采�！钡凸牧魉�型ADC結(jié)構(gòu),最終,采用標(biāo)準(zhǔn)0.18μm 1.8V電源電壓1P6M CMOS工藝完成了14位500MHz雙通道時(shí)間交織型ADC設(shè)計(jì)。整體ADC采用數(shù)�；旌戏绞綄�(shí)現(xiàn)對通道間失調(diào)、增益和時(shí)鐘誤差的后臺實(shí)時(shí)校正,其中使用自適應(yīng)信號處理技術(shù)估計(jì)出失調(diào)、增益和時(shí)鐘誤差,采用數(shù)字校正方式修正失調(diào)和增益誤差,采用控制模擬延時(shí)線微調(diào)子ADC工作時(shí)鐘相位方式,校正時(shí)鐘網(wǎng)絡(luò)誤差,形成一個(gè)時(shí)鐘誤差校正的數(shù)�；旌戏答伃h(huán)路以及失調(diào)、增益誤差校正的純數(shù)字反饋環(huán)路。對整個(gè)A/D轉(zhuǎn)換器在模擬輸入頻率15MHz,采樣頻率500MSPS下,測試的SNR達(dá)到68dB,SFDR達(dá)到72dB,功耗小于900mW。
【關(guān)鍵詞】：時(shí)間交織A/D轉(zhuǎn)換器 無采樣流水線A/D轉(zhuǎn)換器 失配 后臺校正
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 緒論11-15
• 1.1 研究背景11-12
• 1.2 國內(nèi)外研究現(xiàn)狀12-13
• 1.3 本文的主要工作及結(jié)構(gòu)13-15
• 1.3.1 本文的主要工作13-14
• 1.3.2 本文的結(jié)構(gòu)安排14-15
• 第二章 時(shí)間交織ADC原理與關(guān)鍵技術(shù)15-28
• 2.1 時(shí)間交織型ADC的基本理論15-17
• 2.2 時(shí)間交織型ADC的誤差分析17-23
• 2.2.1 時(shí)鐘誤差17-20
• 2.2.2 增益誤差20-21
• 2.2.3 失調(diào)誤差21-23
• 2.3 誤差校正方法23-27
• 2.3.1 前臺校正23-26
• 2.3.2 后臺校正26-27
• 2.4 本章小結(jié)27-28
• 第三章 流水線型子ADC原理與關(guān)鍵技術(shù)28-38
• 3.1 流水線A/D轉(zhuǎn)換器結(jié)構(gòu)原理28-30
• 3.2 流水線結(jié)構(gòu)A/D轉(zhuǎn)換器中的功耗30-32
• 3.2.1 總體結(jié)構(gòu)與功耗的關(guān)系30-31
• 3.2.2 每級流水線的功耗31-32
• 3.3 流水線A/D轉(zhuǎn)換器中的低功耗技術(shù)32-37
• 3.3.1 每級精度和總級數(shù)的折中32-33
• 3.3.2 電容尺寸按比例縮小33-34
• 3.3.3“無采保放大器”的新結(jié)構(gòu)34-37
• 3.4 本章小結(jié)37-38
• 第四章 雙通道時(shí)間交織ADC電路設(shè)計(jì)38-73
• 4.1 整體電路構(gòu)架38-39
• 4.2 誤差校準(zhǔn)算法設(shè)計(jì)39-49
• 4.2.1 算法性能指標(biāo)分解39-40
• 4.2.2 算法設(shè)計(jì)40-49
• 4.3 CMOS輸入緩沖器設(shè)計(jì)49-53
• 4.3.1 典型的CMOS輸入buffer49-50
• 4.3.2 改進(jìn)的CMOS輸入buffer50-53
• 4.4 子ADC的設(shè)計(jì)53-63
• 4.4.1 子ADC電路結(jié)構(gòu)53-54
• 4.4.2 子ADC中的低功耗設(shè)計(jì)54-57
• 4.4.3 流水線系統(tǒng)級指標(biāo)分解57-62
• 4.4.4 行為級建模及驗(yàn)證62-63
• 4.5 時(shí)鐘系統(tǒng)設(shè)計(jì)63-71
• 4.6 LVDS輸出單元設(shè)計(jì)71-72
• 4.7 本章小結(jié)72-73
• 第五章 雙通道時(shí)間交織ADC版圖設(shè)計(jì)73-79
• 5.1 版圖中的匹配設(shè)計(jì)73-76
• 5.2 版圖中的噪聲屏蔽設(shè)計(jì)76-77
• 5.3 總體版圖設(shè)計(jì)77-78
• 5.4 本章小結(jié)78-79
• 第六章 芯片封裝與測試79-84
• 6.1 芯片封裝形式79-80
• 6.2 測試設(shè)備與評估板80-81
• 6.3 測試評估方案81
• 6.4 測試結(jié)果81-83
• 6.5 本章小結(jié)83-84
• 第七章 總結(jié)和展望84-86
• 7.1 總結(jié)84-85
• 7.2 展望85-86
• 致謝86-87
• 參考文獻(xiàn)87-90
• 攻碩期間取得的研究成果90-91

【參考文獻(xiàn)】

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本文編號：972120