本文關(guān)鍵詞：高速峰值檢測(cè)模塊設(shè)計(jì)

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【摘要】：針對(duì)一組32行20列的640個(gè)16位有符號(hào)隨機(jī)二進(jìn)制陣列數(shù)據(jù)設(shè)計(jì)峰值檢測(cè)模塊,數(shù)據(jù)采用串行輸入,要求快速找到其中5個(gè)最大的峰值。峰值的定義是該數(shù)的絕對(duì)值大于它周圍的8個(gè)數(shù)的絕對(duì)值。為了在最短的時(shí)間內(nèi)在該串行隨機(jī)數(shù)陣列中找到最大的5個(gè)峰值,模塊采用一次掃描方式實(shí)現(xiàn),這樣的設(shè)計(jì)符合設(shè)計(jì)要求也能夠得到最短檢測(cè)用時(shí),依據(jù)峰值定義設(shè)計(jì)掃描方式采用蛇形結(jié)構(gòu),通過把數(shù)據(jù)與前5個(gè)相關(guān)的數(shù)據(jù)比較,再與后5個(gè)相關(guān)的數(shù)據(jù)比較,接著與左邊或右邊相關(guān)數(shù)據(jù)比較,最后與之前確定的5個(gè)較大的峰值比較,來確定最新的5個(gè)較大的峰值的分步驟比較的思路。該模塊采用FPGA(Altera CycloneⅡEP2C35F672C6)設(shè)計(jì),利用Verilog HDL描述,整體消耗3214個(gè)邏輯單元。通過設(shè)定640個(gè)隨機(jī)二進(jìn)制數(shù),對(duì)模塊進(jìn)行功能仿真和時(shí)序仿真。時(shí)序仿真結(jié)果表明,該模塊可以工作在90Mhz時(shí)鐘下,通過一次性掃描,工作大約7.15us完成對(duì)陣列的檢測(cè),輸出5個(gè)最大的峰值的地址。
【作者單位】： 四川大學(xué);
【關(guān)鍵詞】： 高速峰值檢測(cè) 陣列 現(xiàn)場(chǎng)可編程門陣列 硬件描述語(yǔ)言
【分類號(hào)】：TN702
【正文快照】： 1 引言 對(duì)于二維數(shù)據(jù)的峰值檢測(cè)電路,跟一維的有所不同,我們對(duì)二維數(shù)據(jù)的讀取方式不同,進(jìn)行比較的時(shí)候能達(dá)到的速度也不相同。基于所用時(shí)長(zhǎng)考慮,我們選擇了蛇形掃描的讀數(shù)方式,以使得連續(xù)讀出的數(shù)據(jù)可以構(gòu)成一個(gè)九宮格,直接將九宮格中心的數(shù)據(jù)的絕對(duì)值與其周圍的數(shù)據(jù)絕對(duì)值進(jìn)

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