本文關(guān)鍵詞：多模多標準射頻接收機中小數(shù)分頻器和AFC的設計

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【摘要】：無線通信技術(shù)的高速發(fā)展和數(shù)據(jù)流量的不斷提升,對系統(tǒng)的性能和集成度提出了日趨嚴苛的要求,而在一個芯片上集成多種模式的無線通信系統(tǒng)具有廣泛的應用前景,因此支持多模式多標準的射頻收發(fā)機成為了人們的研究熱點。而高精度、高頻譜純度和寬輸出頻率范圍的頻率綜合器對多模式多標準射頻收發(fā)機具有重要意義。本文將對小數(shù)分頻器和自動頻率校準頻率綜合器中必不可少的模塊進行研究與設計。本文首先介紹了小數(shù)頻率綜合器的基本原理,分析了各個子模塊及其線性模型,推導了鎖相環(huán)系統(tǒng)的傳遞函數(shù),并且根據(jù)線性模型研究了鎖相環(huán)環(huán)路的穩(wěn)定性和相位噪聲模型。在此基礎(chǔ)上,完成了一個寬帶小數(shù)頻率綜合器的系統(tǒng)結(jié)構(gòu)設計。根據(jù)指標要求設計了小數(shù)分頻器,主要包括高速二分頻器、0.5步進可編程分頻器和△-Σ調(diào)制器。高速二分頻器使用電流模邏輯實現(xiàn),在進行二分頻的同時生成四相正交本振信號。0.5步進的分頻比由0.5步進可編程分頻器中的相位切換電路實現(xiàn),而整數(shù)可編程分頻器由2/3分頻器級聯(lián)實現(xiàn)�！�-Σ調(diào)制器采用了改進結(jié)構(gòu)的MASH1.1.1結(jié)構(gòu),能夠增加輸出序列長度以減小小數(shù)雜散,A-Σ調(diào)制器使用半定制的設計方法實現(xiàn)。另外還設計了基于頻率比較法的自動頻率校準單元以實現(xiàn)最優(yōu)控制字搜索和環(huán)路帶寬校準。最優(yōu)控制字通過二進制搜索和最小值比較來實現(xiàn),環(huán)路帶寬校準則通過測量實際壓控振蕩器的調(diào)諧增益來調(diào)節(jié)電荷泵的電流以使環(huán)路帶寬近似為常數(shù)。小數(shù)分頻器和自動頻率校準單元基于TSMC 0.18μm RF CMOS工藝下進行了設計,包含焊盤的小數(shù)分頻器版圖總面積為1.Ommx0.58mm,自動頻率校準單元面積為0.17mmx0.18mm,后仿真結(jié)果表明：在最差情況下小數(shù)分頻器能夠在0.4GHz-8GHz頻率范圍內(nèi)正常分頻,且分頻比范圍為121～1016,總電流為9.51mA,滿足設計指標要求。而自動頻率校準單元的平均工作電流小于0.5mA,頻率分辨率為5MHz,總校準時間為16.6μs。自動頻率校準單元和小數(shù)分頻器已經(jīng)應用于一個寬帶頻率綜合器中,有待進一步測試驗證。
【關(guān)鍵詞】：多模多標準 小數(shù)頻率綜合器 小數(shù)分頻器 自動頻率校準 相位切換
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN772;TN74
【目錄】：

• 摘要4-5
• Abstract5-10
• 第1章 緒論10-16
• 1.1 課題背景與意義10-12
• 1.2 頻率綜合器綜述12-13
• 1.3 研究內(nèi)容與設計指標13-15
• 1.4 論文的組織結(jié)構(gòu)15-16
• 第2章 小數(shù)頻率綜合器的基本原理與系統(tǒng)設計16-36
• 2.1 基本模塊與線性化模型16-23
• 2.1.1 壓控振蕩器17-18
• 2.1.2 鑒頻鑒相器和電荷泵18-19
• 2.1.3 環(huán)路濾波器19-20
• 2.1.4 分頻器20-22
• 2.1.5 △-∑調(diào)制器22
• 2.1.6 自動頻率校準22
• 2.1.7 鎖相環(huán)系統(tǒng)傳遞函數(shù)22-23
• 2.2 鎖相環(huán)的穩(wěn)定性分析與動態(tài)特性23-27
• 2.2.1 四階二型鎖相環(huán)穩(wěn)定性分析23-25
• 2.2.2 環(huán)路動態(tài)特性25-26
• 2.2.3 環(huán)路濾波器參數(shù)計算26-27
• 2.3 小數(shù)頻率綜合器性能分析27-33
• 2.3.1 頻率綜合器相位噪聲分析27-29
• 2.3.2 △-∑調(diào)制器量化噪聲的影響29-33
• 2.3.3 輸出頻率范圍與頻率分辨率33
• 2.4 小數(shù)頻率綜合器的系統(tǒng)結(jié)構(gòu)設計33-35
• 2.5 本章小結(jié)35-36
• 第3章 小數(shù)分頻器的設計36-60
• 3.1 高速二分頻器的設計37-44
• 3.1.1 電路結(jié)構(gòu)37-39
• 3.1.2 參數(shù)設計39-41
• 3.1.3 緩沖設計41-42
• 3.1.4 前仿真結(jié)果42-44
• 3.2 0.5步進可編程分頻器的設計44-51
• 3.2.1 相位切換電路44-48
• 3.2.2 整數(shù)可編程分頻器48-49
• 3.2.3 前仿真結(jié)果49-51
• 3.3 △-∑調(diào)制器的設計51-59
• 3.3.1 △-∑調(diào)制器基本原理51-55
• 3.3.2 △-∑調(diào)制器結(jié)構(gòu)設計55-57
• 3.3.3 前仿真結(jié)果57-59
• 3.4 本章小結(jié)59-60
• 第4章 AFC的設計60-74
• 4.1 AFC的基本原理60-62
• 4.1.1 AFC原理概述60
• 4.1.2 時間比較法AFC60-61
• 4.1.3 頻率比較法AFC61-62
• 4.2 AFC原理設計62-67
• 4.2.1 結(jié)構(gòu)設計62-63
• 4.2.2 最優(yōu)控制字搜索模塊設計63-66
• 4.2.3 環(huán)路帶寬校準模塊設計66-67
• 4.3 AFC中輔助模塊的設計67-70
• 4.3.1 高速預計數(shù)器的設計67-68
• 4.3.2 可編程電荷泵的設計68-69
• 4.3.3 基準電路與參考電壓的設計69-70
• 4.4 AFC的仿真70-73
• 4.4.1 建立寬帶VCO的Verilog AMS模型70-71
• 4.4.2 AFC的仿真71-73
• 4.5 本章小結(jié)73-74
• 第5章 版圖設計及后仿真結(jié)果74-86
• 5.1 版圖設計要點74-77
• 5.1.1 版圖布局與匹配74-75
• 5.1.2 減小干擾與提高可靠性75-76
• 5.1.3 其他設計要點76-77
• 5.2 版圖設計與后仿真結(jié)果77-83
• 5.2.1 高速二分頻器77-79
• 5.2.2 0.5步進可編程分頻器79-80
• 5.2.3 小數(shù)分頻器80-81
• 5.2.4 AFC81-82
• 5.2.5 整體版圖82-83
• 5.3 測試方案83-85
• 5.4 本章小結(jié)85-86
• 第6章 總結(jié)與展望86-88
• 參考文獻88-94
• 致謝94-96
• 攻讀碩士學位期間發(fā)表的論文96

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