本文關鍵詞：高速高精度流水線逐次逼近模數(shù)轉(zhuǎn)換器的研究與設計，，由筆耕文化傳播整理發(fā)布。

【摘要】：高速高精度模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)在無線通訊領域有著廣泛的應用。美國在高速、高精度模數(shù)轉(zhuǎn)換器領域?qū)ξ覈鴮嵭谐隹诠苤?因此,研究高速高精度模數(shù)轉(zhuǎn)換器對發(fā)展我國的國防事業(yè)和信息產(chǎn)業(yè)具有重大意義。過去廣泛應用于無線通訊領域的高速高精度模數(shù)轉(zhuǎn)換器采用流水線模數(shù)轉(zhuǎn)換器實現(xiàn)。但是,隨著工藝的進步,流水線逐次逼近模數(shù)轉(zhuǎn)換器在高速高精度領域的優(yōu)勢凸顯。本設計中的模數(shù)轉(zhuǎn)換器采用了流水線逐次逼近模數(shù)轉(zhuǎn)換器結構,它有如下優(yōu)點：子模數(shù)轉(zhuǎn)換器由逐次逼近結構替換傳統(tǒng)的全并行結構,逐次逼近模數(shù)轉(zhuǎn)換器與余量增益單元(Multiplying Digital-to-Analog Converter, MDAC)共用一條采樣路徑,消除了采樣路徑不匹配的問題,省去了前端采樣保持電路的使用,節(jié)省了面積和功耗；采用改進的模數(shù)轉(zhuǎn)換器工作時序,使得用于運放建立的時間增加,減小了運放的設計難度；第一級選擇較低精度,降低了第一級逐次逼近模數(shù)轉(zhuǎn)換器的設計難度；逐次逼近模數(shù)轉(zhuǎn)換器采用基于三電平的電荷重分配技術,使單位電容個數(shù)減少了50%；將傳輸函數(shù)進行平移,增加模數(shù)轉(zhuǎn)換器的糾錯能力,且采用向左平移的方法,降低編碼電路復雜性。本文分析了每級比特數(shù)的選擇、采樣保持電路結構的選擇、高速逐次逼近模數(shù)轉(zhuǎn)換器的設計方法、運算放大器的結構選擇與電路設計。采用中芯國際65nnm互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS)工藝設計了一個11位100兆采樣率的流水線逐次逼近模數(shù)轉(zhuǎn)換器。前仿真結果表明,該流水線逐次逼近模數(shù)轉(zhuǎn)換器在9.3MHz1Vpp正弦輸入時,以100MS/s速率采樣,無雜散動態(tài)范圍(Spurious Free Dynamic Range, SFDR)達到77.44dB,信號噪聲失真比(Signal-to-Noise and Distortion Ratio, SNDR)達到65.95dB,有效位數(shù)(Effective Number of Bits, ENOB)為10.66；當輸入頻率為46.58MHz時,SFDR為74.96 dB,SNDR為65.93dB, ENOB為10.66。
【關鍵詞】：高速 高精度 模數(shù)轉(zhuǎn)換器 流水線 逐次逼近
【學位授予單位】：北京交通大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN792
【目錄】：

• 致謝5-6
• 摘要6-7
• ABSTRACT7-10
• 1 引言10-13
• 1.1 課題的研究背景10
• 1.2 國內(nèi)外研究現(xiàn)狀10-11
• 1.3 本論文的主要工作11-12
• 1.4 本論文的結構安排12-13
• 2 模數(shù)轉(zhuǎn)換器概述13-23
• 2.1 模數(shù)轉(zhuǎn)換器基本原理13-15
• 2.2 模數(shù)轉(zhuǎn)換器主要性能參數(shù)15-17
• 2.2.1 靜態(tài)性能參數(shù)15-16
• 2.2.2 動態(tài)性能參數(shù)16-17
• 2.3 幾種常見模數(shù)轉(zhuǎn)換器類型17-23
• 2.3.1 全并行結構(Flash ADC)17-18
• 2.3.2 子區(qū)式結構(Subranging ADC)18-19
• 2.3.3 并行時間交織(Time-Interleaved)19-20
• 2.3.4 △-Σ結構20-21
• 2.3.5 逐次逼近模數(shù)轉(zhuǎn)換器(SAR ADC)21
• 2.3.6 流水線模數(shù)轉(zhuǎn)換器(Pipeline ADC)21-23
• 3 高速逐次逼近模數(shù)轉(zhuǎn)換器設計23-42
• 3.1 引言23
• 3.2 逐次逼近模數(shù)轉(zhuǎn)換器工作原理23-24
• 3.3 提高SAR ADC轉(zhuǎn)換速度方法24-26
• 3.3.1 異步時序SAR ADC24-25
• 3.3.2 每步2比特結構的研究與設計25-26
• 3.4 DAC的研究與設計26-30
• 3.4.1 DAC典型結構26-28
• 3.4.2 DAC結構的選擇28-30
• 3.4.3 DAC設計30
• 3.5 比較器的研究與設計30-34
• 3.5.1 比較器概述31-32
• 3.5.2 比較器的設計與仿真32-34
• 3.6 數(shù)字控制邏輯設計34-38
• 3.6.1 比較器時鐘產(chǎn)生模塊34-36
• 3.6.2 DAC開關信號產(chǎn)生模塊36-37
• 3.6.3 輸出鎖存電路與譯碼電路37-38
• 3.7 6位高速逐次逼近模數(shù)轉(zhuǎn)換器仿真38-42
• 3.7.1 6bit 200MS/s 1-bit/cycle逐次逼近模數(shù)轉(zhuǎn)換器仿真38-40
• 3.7.2 6bit 320MS/s 2-bit/cycle逐次逼近模數(shù)轉(zhuǎn)換器仿真40-42
• 4 流水線逐次逼近模數(shù)轉(zhuǎn)換器設計42-67
• 4.1 流水線逐次逼近模數(shù)轉(zhuǎn)換器概述42-43
• 4.2 11-bit 100MS/s流水線逐次逼近模數(shù)轉(zhuǎn)換器系統(tǒng)結構43-45
• 4.3 每級比特數(shù)的選擇45-49
• 4.3.1 冗余編碼技術45-47
• 4.3.2 本設計每級比特數(shù)的選擇47-49
• 4.4 采樣保持電路49-53
• 4.5 高速逐次逼近模數(shù)轉(zhuǎn)換器子模塊53-59
• 4.5.1 傳輸函數(shù)的平移53-57
• 4.5.2 比較器時鐘產(chǎn)生電路57-58
• 4.5.3 輸出編碼電路58-59
• 4.6 運算放大器59-64
• 4.6.1 運算放大器基本結構59-60
• 4.6.2 運算放大器實現(xiàn)60-63
• 4.6.3 運算放大器仿真63-64
• 4.7 整體仿真結果64-67
• 5 結論67-69
• 5.1 本論文的主要工作67-68
• 5.2 工作展望68-69
• 參考文獻69-73
• 作者簡歷及攻讀碩士學位期間取得的研究成果73-75
• 學位論文數(shù)據(jù)集75

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