作為模擬信號和數(shù)字信號之間的接口,模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)的性能是系統(tǒng)性能的決定性因素之一。和幾種傳統(tǒng)架構(gòu)的ADC相比,由于逐次逼近寄存器型(Successive Approximation Register,SAR)ADC中不需要運(yùn)算放大器對殘差信號進(jìn)行處理,使得SAR ADC面積和功耗明顯降低。隨著集成電路制造工藝的不斷進(jìn)步,MOS管的溝道長度和電源電壓不斷降低,工作頻率不斷提高,使得SAR ADC在保持其低功耗優(yōu)勢的同時,采樣頻率明顯提高。因此,SAR ADC是當(dāng)前ADC領(lǐng)域的研究熱點(diǎn)之一。ADC的優(yōu)值(Figure of Merit,FoM)是評價ADC綜合性能的主要指標(biāo),目前,在55nm或者65nmCMOS工藝節(jié)點(diǎn)下,8位300MS/s左右以及10位150MS/s左右的單通道SAR ADC的FoM值大多在30fJ/conv左右。首先,論文介紹了ADC的幾種主要架構(gòu)、工作原理和應(yīng)用場合,指出了SAR ADC在先進(jìn)集成電路制造工藝下的優(yōu)勢。對SAR ADC在速度、精度和功耗優(yōu)化方面的發(fā)展方向和需要突破的關(guān)鍵結(jié)構(gòu)進(jìn)行了介紹。進(jìn)一步...

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【學(xué)位級別】：博士

【部分圖文】：

圖2-22校正前和校正后的動態(tài)參數(shù)變化對比圖

對比圖如圖2-22所示。由2-22（a）可知，當(dāng)電容CC和單位電容之比為1.2時著低位電容陣列寄生電容CP2和單位電容C之比從0.5變化到4，在沒有校正況下，SNDR下降了約17dB；在引入校正技術(shù)的情況下，SNDR下降了約5d2-22（b）可知....

圖2-23各種開關(guān)切換方式下DAC的功耗對比圖

switch-back結(jié)構(gòu)的能量消耗約為28%，vcm-based結(jié)構(gòu)的能量消耗約為12%。由圖2-23可知，不同DAC開關(guān)切換方式所消耗的能量差別較大。文獻(xiàn)[61]提出的混合電容開關(guān)切換方式（mixedcapacitorswitchingscheme），將和....

圖3-2PN結(jié)的空間電荷區(qū)示意圖

NWNWDP1DP2P-SUB(b)圖3-1傳統(tǒng)NMOS采樣開關(guān)。（a）原理圖；（b）剖面示意圖

圖3-11比較器比較延遲時間隨輸入信號變化對比圖

如圖3-11所示。由圖3-11可知，本比較器結(jié)構(gòu)（proposed連接到鎖存結(jié)構(gòu)的輸出級的連接方式可以將比較速度提升約電壓（Vcm）變化，上述比較器的功耗變化對比圖如圖3-1知，同樣是高速動態(tài)比較器，由于采用了反饋技術(shù)關(guān)閉尾電0]所提出的高速動態(tài)比較器相比，本比較器結(jié)構(gòu)....

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