全數(shù)字鎖相環(huán)(All-digital Phase Locked Loop,ADPLL)中時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)用于測(cè)量數(shù)控振蕩器(Digitally Controlled Oscillator,DCO)輸出時(shí)鐘和參考時(shí)鐘之間分?jǐn)?shù)相位差,其分辨率越高,環(huán)路的相位噪聲特性越好。為了提升TDC的測(cè)量分辨率,提出了一種對(duì)工藝偏差不敏感的環(huán)形互連線插值的TDC結(jié)構(gòu)。本文首先給出了基于互連線插值TDC的系統(tǒng)結(jié)構(gòu),然后提出了一種工藝偏差不敏感的互連線結(jié)構(gòu)實(shí)現(xiàn)等延時(shí)方法,并給出了環(huán)形的版圖布局方案,最后利用仿真對(duì)提出的等延時(shí)實(shí)現(xiàn)方法進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明:該方法即使是在0.18μm CMOS工藝下也能將TDC的分辨率提高至皮秒級(jí)。

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圖10仿真2的互連系統(tǒng)

圖1基本TDC結(jié)構(gòu)

圖2基于互連線插值的TDC

圖3互連線插值的TDC的工作原理

本文編號(hào)：3885079