發(fā)布時間：2023-04-27 21:30

　　深度神經(jīng)網(wǎng)絡(luò)具有并行計算、分布處理、自適應(yīng)以及自學(xué)習(xí)等特性,深度神經(jīng)網(wǎng)絡(luò)的加速成為當(dāng)前的熱點之一。Field Programmable Gate Array(FPGA)作為一種可編程邏輯,具有很好的并行性、實時性、可重構(gòu)以及可定制等特點,可設(shè)計實現(xiàn)深度神經(jīng)網(wǎng)絡(luò)�；诖�,本文主要研究基于FPGA的深度神經(jīng)網(wǎng)絡(luò)設(shè)計與實現(xiàn),其主要工作與貢獻(xiàn)總結(jié)如下:(1)FPGA設(shè)計實現(xiàn)感知機(jī)的研究從感知機(jī)模型出發(fā),實現(xiàn)了感知機(jī)的前向傳輸過程,為了使得它具有自適應(yīng)性,增加減法器用于計算實際輸出與理論輸出的差值,增加更新單元更新權(quán)重以及偏置值。最后,用Iris數(shù)據(jù)集進(jìn)行驗證,準(zhǔn)確率為92.3%。感知機(jī)是神經(jīng)網(wǎng)絡(luò)的基礎(chǔ),通過研究感知機(jī)的FPGA實現(xiàn),為后續(xù)實現(xiàn)BP神經(jīng)網(wǎng)絡(luò)奠定基礎(chǔ)。(2)FPGA設(shè)計實現(xiàn)Back Propagation(BP)神經(jīng)網(wǎng)絡(luò)的研究分析現(xiàn)有實現(xiàn)激活函數(shù)方法的優(yōu)缺點,引入查表法和線性法相結(jié)合的方式設(shè)計激活函數(shù)。設(shè)計實現(xiàn)基于FPGA的神經(jīng)元,根據(jù)BP神經(jīng)網(wǎng)絡(luò)的結(jié)構(gòu),提出不同層的復(fù)用方法,實現(xiàn)BP神經(jīng)網(wǎng)絡(luò)的并行計算。最后,用Iris、Banknote、Seeds數(shù)據(jù)集進(jìn)行驗證,BP神經(jīng)網(wǎng)絡(luò)的激...

【文章頁數(shù)】：82 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究工作的背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文的主要貢獻(xiàn)與創(chuàng)新
    1.4 論文的結(jié)構(gòu)安排
第二章 相關(guān)理論與技術(shù)
    2.1 典型的深度神經(jīng)網(wǎng)絡(luò)
        2.1.1 感知機(jī)
        2.1.2 BP神經(jīng)網(wǎng)絡(luò)
        2.1.3 卷積神經(jīng)網(wǎng)絡(luò)
    2.2 FPGA
        2.2.1 FPGA結(jié)構(gòu)
        2.2.2 軟硬件協(xié)同設(shè)計
        2.2.3 數(shù)據(jù)格式
    2.3 本章小結(jié)
第三章 基于FPGA的感知機(jī)設(shè)計實現(xiàn)
    3.1 感知機(jī)模塊設(shè)計
    3.2 顯示系統(tǒng)設(shè)計
    3.3 自適應(yīng)系統(tǒng)設(shè)計
    3.4 實驗分析
    3.5 本章小結(jié)
第四章 基于FPGA的 BP神經(jīng)網(wǎng)絡(luò)設(shè)計實現(xiàn)
    4.1 神經(jīng)元的設(shè)計
    4.2 激活函數(shù)的設(shè)計
        4.2.1 激活函數(shù)的設(shè)計方法概括
        4.2.2 激活函數(shù)函數(shù)的具體設(shè)計
    4.3 BP神經(jīng)網(wǎng)絡(luò)的設(shè)計
    4.4 實驗分析
    4.5 本章小結(jié)
第五章 基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)設(shè)計實現(xiàn)
    5.1 參數(shù)提取
    5.2 卷積模塊的設(shè)計
    5.3 顯示模塊的設(shè)計
    5.4 實驗分析
    5.5 本章小結(jié)
第六章 總結(jié)與展望
    6.1 全文總結(jié)
    6.2 后續(xù)工作展望
致謝
參考文獻(xiàn)
攻讀碩士期間取得的研究成果



本文編號：3803099