隨著集成電路設(shè)計(jì)水平和制造工藝的快速發(fā)展,芯片的低功耗成為了設(shè)計(jì)中極為重要的問題。本論文基于一款車載電機(jī)控制芯片的物理設(shè)計(jì),針對(duì)物理設(shè)計(jì)關(guān)鍵階段的低功耗實(shí)現(xiàn)方法進(jìn)行了具體研究,基于SMIC0.18um工藝,實(shí)現(xiàn)了一種低功耗時(shí)鐘樹綜合的方法,基于該方法完成了整體芯片的物理設(shè)計(jì)。論文首先調(diào)研了國(guó)內(nèi)外芯片低功耗設(shè)計(jì)的發(fā)展現(xiàn)狀,論述了數(shù)字集成電路中功耗的種類和來源,并總結(jié)了減少動(dòng)態(tài)功耗和靜態(tài)功耗的基本思路和理論方法。敘述了現(xiàn)有的深亞微米工藝下低功耗的多種先進(jìn)技術(shù)。根據(jù)該項(xiàng)目的實(shí)際情況,確定了對(duì)時(shí)鐘樹綜合進(jìn)行動(dòng)態(tài)功耗優(yōu)化以降低芯片數(shù)字部分功耗的思路。在布圖規(guī)劃階段對(duì)電壓降進(jìn)行了局部?jī)?yōu)化,降低了電壓的損耗;針對(duì)時(shí)鐘樹綜合階段的各項(xiàng)參數(shù),包括時(shí)鐘延遲、轉(zhuǎn)換時(shí)間、單元扇出、綜合單元選取對(duì)時(shí)鐘樹功耗和時(shí)序的影響,以及時(shí)鐘樹綜合的順序和特點(diǎn)進(jìn)行了實(shí)際的物理實(shí)現(xiàn)和功耗仿真驗(yàn)證。總結(jié)并提出了該款芯片優(yōu)先綜合主時(shí)鐘,并在根節(jié)點(diǎn)處使用大驅(qū)動(dòng)單元的基本方法,配合時(shí)鐘延遲等參數(shù)的確定,降低時(shí)鐘樹綜合階段動(dòng)態(tài)功耗的最優(yōu)方案。本論文基于SMIC0.18um CMOS工藝,設(shè)計(jì)并實(shí)現(xiàn)了一款電機(jī)控制芯片的低功耗物理版圖設(shè)計(jì)。...

【文章頁數(shù)】：68 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題研究背景
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 課題來源
    1.4 論文組織結(jié)構(gòu)
第2章 數(shù)字集成電路低功耗的理論分析
    2.1 數(shù)字電路的功耗來源
    2.2 動(dòng)態(tài)功耗分析
        2.2.1 開關(guān)功耗
        2.2.2 短路功耗
    2.3 靜態(tài)功耗
        2.3.1 反偏二極管的泄漏電流
        2.3.2 門柵感應(yīng)漏極泄漏電流
        2.3.3 亞閾值泄露電流
        2.3.4 柵泄漏電流
    2.4 降低數(shù)字電路功耗的理論方法
        2.4.1 減小動(dòng)態(tài)功耗的方法
        2.4.2 減小靜態(tài)功耗的方法
    2.5 現(xiàn)有的低功耗技術(shù)
        2.5.1 門控時(shí)鐘技術(shù)(Clock Gating)
        2.5.2 多電壓域供電技術(shù)(multi-VDD)
        2.5.3 多閾值電壓標(biāo)準(zhǔn)單元(Multi-V_th)
        2.5.4 門控電源(Power Gating)
        2.5.5 動(dòng)態(tài)電壓頻率調(diào)整(Dynamic Voltage and Frequency Scaling,DVFS)
    2.6 本章小結(jié)
第3章 電機(jī)控制芯片的物理設(shè)計(jì)
    3.1 物理設(shè)計(jì)的基本流程
    3.2 電機(jī)控制芯片的物理設(shè)計(jì)具體實(shí)施
        3.2.1 數(shù)據(jù)準(zhǔn)備和milkyway的建立
        3.2.2 建庫(design setup)
        3.2.3 布圖規(guī)劃(Floorplan)
        3.2.4 標(biāo)準(zhǔn)單元擺放placement
        3.2.5 時(shí)鐘樹綜合Clock tree synthesis
        3.2.6 布線Route
        3.2.7 可制造性設(shè)計(jì)
        3.2.8 靜態(tài)時(shí)序分析以及驗(yàn)證
    3.3 本章小結(jié)
第4章 低功耗時(shí)鐘樹綜合與仿真
    4.1 時(shí)鐘樹功耗的分析
    4.2 低功耗時(shí)鐘樹綜合
        4.2.1 時(shí)鐘樹綜合順序的優(yōu)化和仿真
        4.2.2 Skew平衡方式的變化與仿真
        4.2.3 時(shí)鐘延遲的仿真
        4.2.4 轉(zhuǎn)換時(shí)間的仿真
        4.2.5 單元扇出的仿真
        4.2.6 時(shí)鐘樹綜合單元的選取與仿真
    4.3 電機(jī)控制芯片的版圖與實(shí)物
    4.4 小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表的學(xué)術(shù)論文
致謝



本文編號(hào)：3793846