基于CMOS 90 nm工藝設計了一款采用時域比較器的10位逐次逼近型模數(shù)轉換器（successive approximation register analog-to-digital convertor,SAR ADC）.與傳統(tǒng)動態(tài)比較器相比,時域比較器利用差分多級電壓控制型延時線將電壓信號轉為時間信號,并通過鑒相器鑒別相位差而得到比較器結果,減小了共模偏移對比較器的影響和靜態(tài)功耗.同時,電路采用部分單調式的電容陣列電壓轉換過程,有效減小電容陣列總電容及其功耗.仿真結果表明,在電源電壓1 V,采樣率308 kS/s,信號幅度0.9 V的情況下,有效位數(shù)（ENOB）為9.45 bits,功耗為13.48μW. 

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【文章目錄】：
1 SAR ADC整體結構
2 電路設計
    2.1 柵壓自舉開關
    2.2 時域比較器
    2.3 控制邏輯單元及時序
3 仿真結果與分析
4 結 論


【參考文獻】：
期刊論文
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[2]A/D器件的發(fā)展[J]. 林朋飛,陳少昌.  微型機與應用. 2016(18)
[3]逐次逼近（SAR）模數(shù)轉換器進展[J]. 劉萌,馬奎,劉嬌,傅興華.  電子設計工程. 2015(15)

碩士論文
[1]低壓、低功耗、高精度的逐次逼近型ADC設計[D]. 黃海.電子科技大學 2013



本文編號：3715300