發(fā)布時(shí)間：2022-11-08 20:12

　　隨著超大規(guī)模集成電路向著高密度、高頻方向發(fā)展,保證高速信號(hào)的可靠傳輸成為封裝電學(xué)設(shè)計(jì)中的關(guān)鍵。完成了一款轉(zhuǎn)換速率為2.5 GS/s的14 bit DAC陶瓷外殼封裝設(shè)計(jì),利用芯片、封裝和PCB的協(xié)同設(shè)計(jì),保證了關(guān)鍵差分信號(hào)路徑在2.5 GHz以內(nèi)插入損耗始終大于-0.8 d B,滿足了高速信號(hào)的傳輸要求;并結(jié)合系統(tǒng)為中心的協(xié)同設(shè)計(jì)和仿真,對從芯片bump到PCB的整個(gè)傳輸路徑進(jìn)行了仿真和優(yōu)化,有效降低了信號(hào)的傳輸損耗和供電系統(tǒng)的電源地阻抗。 

【文章頁數(shù)】：4 頁

【文章目錄】：
0 引言
1 設(shè)計(jì)實(shí)現(xiàn)
    1.1 設(shè)計(jì)分析
    1.2 結(jié)構(gòu)設(shè)計(jì)
    1.3 阻抗匹配及層疊設(shè)計(jì)
2 測試分析與驗(yàn)證優(yōu)化
    2.1 封裝電性能分析
        2.1.1 阻抗匹配驗(yàn)證
        2.1.2 傳輸損耗分析
        2.1.3 電源性能分析
    2.2 芯片、封裝、PCB的協(xié)同設(shè)計(jì)與優(yōu)化
3 結(jié)論


【參考文獻(xiàn)】：
期刊論文
[1]封裝中電源地阻抗測試方法研究[J]. 菅端端,張?jiān)?  中國集成電路. 2019(Z1)



本文編號(hào)：3704485