嵌入式可編程門陣列核（eFPGA）在定制過(guò)程中的每一次迭代,都需要在新生成的布線資源圖（RRG）上進(jìn)行布線,進(jìn)而完成該次迭代對(duì)面積/時(shí)序等參數(shù)的評(píng)估。傳統(tǒng)的eFPGA RRG建圖方法,在每次評(píng)估迭代時(shí)都需要重新生成全芯片的結(jié)構(gòu)描述并在其基礎(chǔ)上建立布線邊和布線點(diǎn),建圖問(wèn)題復(fù)雜度隨芯片規(guī)模線性增大,很容易達(dá)到性能瓶頸。為了應(yīng)對(duì)上述挑戰(zhàn),首先針對(duì)復(fù)用單元類型建立其RRG模型以及互連關(guān)系模型,然后采用一種根據(jù)資源排布關(guān)系,以動(dòng)態(tài)拼接方式即時(shí)生成不同待評(píng)估陣列規(guī)模RRG的方法。實(shí)驗(yàn)證明,其相較于傳統(tǒng)方法,在復(fù)用單元類型庫(kù)不變的eFPGA評(píng)估過(guò)程中,依賴更小且近乎不變的數(shù)據(jù)庫(kù),建圖總時(shí)間降低了約84%,內(nèi)存峰值占用平均降低了約64%,從而提高了eFPGA的評(píng)估效率。 

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【參考文獻(xiàn)】：
期刊論文
[1]ARCHITECTURE MODEL AND RESOURCE GRAPH BUILDING ALGORITHM FOR DETAILED FPGA ARCHITECTURE DESIGN[J]. Li Zhihua,Yang Haigang,Yang Liqun,Li Wei,Huang Juan.  Journal of Electronics（China）. 2014(06)



本文編號(hào)：3691742