發(fā)布時間：2022-01-25 16:12

　　針對采集系統(tǒng)與計算機的高速數(shù)據(jù)傳輸問題,設(shè)計了基于PXI接口的通信板卡。板卡以FPGA為控制核心,控制LVDS進行數(shù)據(jù)采集,將數(shù)據(jù)通過PXI接口發(fā)送給計算機,通過WDM驅(qū)動結(jié)構(gòu)完成PXI總線連接到計算機的軟件接口,并編寫上位機程序?qū)Π蹇ㄟM行測速。不同于傳統(tǒng)數(shù)據(jù)采集卡,沒有采用專用的PCI芯片,單獨以FPGA來實現(xiàn)PXI接口。測試證明,設(shè)計的通信板卡可以實現(xiàn)高速數(shù)據(jù)采集功能,速度可達107 MB/s,在節(jié)約成本的同時加快了PXI板卡的開發(fā)周期。 

【文章來源】：儀表技術(shù)與傳感器. 2020,(05)北大核心CSCD

【文章頁數(shù)】：4 頁

【部分圖文】：

LVDS接受端電路設(shè)計圖

PXI接口

S1狀態(tài)是PXI設(shè)備的初始狀態(tài),如果FRAME=1或者IRDY=0,一直保持該空閑狀態(tài)。當FRAME=0和IRDY=1,S1進入S2狀態(tài) 即是地址過渡狀態(tài),開始進行地址周期,主要是對地址,命令和FRAME進行判斷。主設(shè)備IRDY低電平表明準備接收發(fā)來的第1個數(shù)據(jù)項。當主設(shè)備IRDY和FRAME同時低電平且DEVSEL=1時,表明它已經(jīng)完成交易的第一個數(shù)據(jù)段并且進入S4狀態(tài)。如果IRDY和FRAME沒有同時為低,一直維持S2狀態(tài)。如果信號DEVSEL=0進入S3狀態(tài),表示主設(shè)備不進行采樣操作,同時目標還沒有聲明交易,即總線訪問的地址沒有命中,處于總線忙狀態(tài)。IRDY和TRDY同時低電平,表明數(shù)據(jù)是完整,成功地讀取了第一個(且唯一的)數(shù)據(jù)項。在狀態(tài)S4的時候 如果FRAME變低,開始進入停止狀態(tài),在S3狀態(tài)時,如果FRAME變低,開始進入停止狀態(tài)。3.2 PXI讀寫時序仿真結(jié)果

【參考文獻】：
期刊論文
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碩士論文
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[2]基于PXI總線的模數(shù)轉(zhuǎn)換模塊設(shè)計與實現(xiàn)[D]. 閔亞軍.電子科技大學 2017
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本文編號：3608843