隨著模擬集成電路朝高精度、高速度和低功耗方向發(fā)展,其集成度越來越高,器件特征尺寸越來越小,器件中寄生效應(yīng)、電流密度不斷增強(qiáng),導(dǎo)致器件對(duì)缺陷的敏感度也大大增加;同時(shí)新的應(yīng)用要求模擬集成電路擴(kuò)展其工作領(lǐng)域在高壓、高溫、強(qiáng)輻射、高頻和大功率等惡劣條件下,這都使得模擬集成電路面臨的可靠性問題日益嚴(yán)峻。本文選取一種12位A/D轉(zhuǎn)換器電路為研究對(duì)象,開展適應(yīng)A/D類模擬集成電路特點(diǎn)的可靠性設(shè)計(jì)技術(shù)研究,形成一套完善、有效的設(shè)計(jì)參考方法。通過對(duì)模擬集成電路可靠性設(shè)計(jì)技術(shù)全面、定量的分析與設(shè)計(jì)研究,從而保證模擬集成電路的可靠應(yīng)用,滿足高可靠性模擬集成電路的需求,彌補(bǔ)傳統(tǒng)可靠性設(shè)計(jì)方法不全面的不足。本文主要研究?jī)?nèi)容為:1、模擬集成電路容差設(shè)計(jì)方法研究對(duì)于模擬集成電路來說,由于實(shí)際芯片生產(chǎn)工藝中與理想情況存在差異、實(shí)際工作環(huán)境中器件工作條件與理想情況存在差異,本文針對(duì)在模擬集成電路設(shè)計(jì)過程中的差異,利用計(jì)算機(jī)協(xié)助進(jìn)行參數(shù)選擇,保障器件的性能滿足工作需求。2、抗輻射加固設(shè)計(jì)研究輻射導(dǎo)致整機(jī)中的模擬集成電路參數(shù)退化甚至完全失效,從而整機(jī)無法正常工作。因此,本文針對(duì)模擬集成電路抗輻射加固設(shè)計(jì)方法進(jìn)行研究,針對(duì)模... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：77 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

2位A/D轉(zhuǎn)換器整體電路框圖

比較器電路框圖

電荷重分布D/A核框圖

【參考文獻(xiàn)】：
期刊論文
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博士論文
[1]CMOS射頻集成電路片上ESD防護(hù)研究[D]. 杜曉陽.浙江大學(xué) 2009

碩士論文
[1]0.18μm CMOS軍品級(jí)標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)[D]. 彭代珉.國(guó)防科學(xué)技術(shù)大學(xué) 2007



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