文章以現(xiàn)場可編程門陣列（field-programmable gate array,FPGA）芯片為核心器件,同時使用同步動態(tài)隨機存儲器（synchronous dynamic random access memory,SDRAM）芯片作為存儲元件,提出了一種基于FPGA芯片的多通道數字脈沖信號發(fā)生器的設計方案,以彌補FPGA內部隨機存儲器（random access memory,RAM）資源少的缺點。該方案采用直接波形發(fā)生方式生成脈沖數據,在向FPGA發(fā)送之前對該脈沖數據進行編碼以減少通信流量和降低所需的存儲空間,且所產生的脈沖信號的最小分辨率達到2 ns。設計集成度高,應用靈活,采用FPGA和SDRAM相結合的方式能極大地降低設計的成本,同時也可以極大地提升系統(tǒng)的存儲能力。 

【文章來源】：合肥工業(yè)大學學報(自然科學版). 2020,43(02)北大核心

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【部分圖文】：

脈沖信號的測試結果

數字脈沖發(fā)生器的系統(tǒng)結構如圖1所示,該系統(tǒng)主要由3個部分組成:① 上位機系統(tǒng),即軟件部分,采用python語言[5]編程,主要實現(xiàn)數字脈沖序列的編碼以及向FPGA發(fā)送指令并接收反饋信息;② FPGA的數字邏輯,主要包括數據傳輸模塊、FIFO[6]緩沖模塊、SDRAM控制模塊、數據處理模塊以及控制模塊;③ SDRAM芯片,用來存儲上位機發(fā)來的脈沖序列數據。1.1 軟件設計

編碼后的每條脈沖數據為128 bit,其數據格式如圖2所示,由圖2可以看出該數據結構主要有3個部分:① stop 最高位為標識位,當其為1時,表示這一組脈沖數據傳輸結束;② count 剩下的中間31位的值為該條脈沖數據運行的次數;③ sequence 低96位為24個通道的脈沖序列,每個通道占4位。之后將這些數據發(fā)送到FPGA,同時向FPGA發(fā)送控制指令,控制FPGA內部邏輯的運行狀態(tài)以及設定該脈沖信號的循環(huán)指令LOOP。1.2 硬件設計

【參考文獻】：
期刊論文
[1]多路高速串口并行傳輸系統(tǒng)設計[J]. 夏為丙,楊朝明,張志文.  儀表技術與傳感器. 2018(02)

碩士論文
[1]基于開關電容陣列ASIC的多通道波形數字化電子學設計[D]. 魯一鳴.中國科學技術大學 2017
[2]任意波形發(fā)生模塊數字通道的設計與實現(xiàn)[D]. 鄭盛.電子科技大學 2016
[3]基于FPGA的DDR3 SDRAM控制器設計[D]. 董岱岳.山東大學 2015



本文編號：3524583