數(shù)字控制在電力電子領(lǐng)域的優(yōu)勢(shì)使得數(shù)字脈沖寬度調(diào)制的使用日益增加,然而其分辨率不足一直是制約開關(guān)電源領(lǐng)域中數(shù)字控制技術(shù)發(fā)展的主要因素之一。針對(duì)高分辨率數(shù)字脈沖寬度調(diào)制的應(yīng)用需求,該文提出一種基于高速進(jìn)位鏈結(jié)構(gòu)的高分辨率數(shù)字脈沖寬度調(diào)制電路。該電路采用計(jì)數(shù)器、比較器、固定相移鎖相環(huán)單元及高速進(jìn)位鏈的混合結(jié)構(gòu),有效地提高了分辨率,并在Altera的Cyclone Ⅳ低成本現(xiàn)場(chǎng)可編程門陣列器件上實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果顯示,當(dāng)輸入?yún)⒖紩r(shí)鐘工作頻率為70 MHz時(shí),該結(jié)構(gòu)的分辨率可達(dá)到56 ps。此外,該電路還具有較寬的開關(guān)頻率調(diào)節(jié)范圍及較好的線性度等優(yōu)點(diǎn)。 

【文章來源】：電子與信息學(xué)報(bào). 2020,42(11)北大核心EICSCD

【文章頁數(shù)】：8 頁

【部分圖文】：

混合DPWM的高速進(jìn)位鏈結(jié)構(gòu)圖

黽洞シ⑵?FF7，使輸出信號(hào)PWM置為高電平。相應(yīng)輸入的duty[7:6]作為控制第2粗延遲模塊PLL的選擇信號(hào)，選擇經(jīng)PLL后的一路輸出時(shí)鐘送入譯碼器輸出端的與門陣列作為觸發(fā)使能信號(hào)，如圖第2延遲模塊，在一個(gè)周期可以分為4個(gè)第2粗延時(shí)單元。PLL用于配置4個(gè)時(shí)鐘：CLK_0,CLK_90,CLK_180和CLK_270，并且配置其占空比略小于25%，避免占空比大于25%時(shí)而導(dǎo)致出現(xiàn)非線性的結(jié)果。與此同時(shí)，通過D觸發(fā)器FF0與其他兩個(gè)模塊同步之下，控制命令duty[7:6]選擇合圖4進(jìn)位鏈的關(guān)鍵路徑表1輸入數(shù)據(jù)流信號(hào)duty對(duì)應(yīng)的輸出理想延遲時(shí)間和輸出占空比命令duty(M1:0)tDDKDK1···D1D000···000010000···0000···001tc01000···0000···0102tc00100···00.........11···111Ktc00000···012822電子與信息學(xué)報(bào)第42卷

?渙詞淙攵擻朊旁?duty[5:0]所選擇的特定位置電平拉高，其余進(jìn)位鏈輸入均為低電平。輸入的高電平以所在位置為起點(diǎn)開始向沿進(jìn)位鏈向上進(jìn)位并輸出trg_delay信號(hào)，實(shí)現(xiàn)加法器進(jìn)位做精確延時(shí)的功能。同時(shí)，計(jì)數(shù)器輸出信號(hào)反相后經(jīng)過上升沿觸發(fā)的觸發(fā)器FF2得到reset_high1，在輸入數(shù)據(jù)流信號(hào)duty[8]控制下，reset_high1信號(hào)分別在進(jìn)位鏈輸出信號(hào)trg_delay的上升沿和下降沿經(jīng)過觸發(fā)器FF4和FF5，輸出得到reset_high2信號(hào)。最終在進(jìn)位鏈輸出端得到高電平送入觸發(fā)器FF6的時(shí)鐘端，圖5基于高速進(jìn)位鏈的混合DPWM電路結(jié)構(gòu)第11期張章等：應(yīng)用于數(shù)字DC-DC轉(zhuǎn)換器的高分辨率數(shù)字脈寬調(diào)制器設(shè)計(jì)2823

【參考文獻(xiàn)】：
期刊論文
[1]FPGA-based high resolution DPWM control circuit[J]. SONG Hu,JIANG Naiti,HU Shanshan,LI Hongtao.  Journal of Systems Engineering and Electronics. 2018(06)



本文編號(hào)：3480765