在過去的四十年中,隨著器件尺寸不斷按比例縮小,基于Si的互補金屬氧化物半導體性能趨于極限。為了延續(xù)摩爾定律,高介電常數(shù)（高k）介質(zhì)取代了SiO₂成為新柵氧化物介質(zhì),同時III-V族化合物半導體InGaAs具有高載流子遷移率和低漏電特性,有望成為CMOS技術(shù)推進到10 nm節(jié)點以后的新溝道材料。但是,高k/InGaAs界面間存在較高的界面陷阱密度,尤其是當氧化層厚度達到深亞微米級后界面會出現(xiàn)費米能級釘扎效應(yīng),導致器件性能下降。找到最佳的表面鈍化方案和高質(zhì)量的柵絕緣介質(zhì)以改善界面質(zhì)量成為目前最大的挑戰(zhàn)。為了實現(xiàn)高性能InGaAs MOSFET,本文在分析界面態(tài)成因的基礎(chǔ)上,著重研究高k介質(zhì)和鈍化層對InGaAs器件的電學性能和界面特性的影響,設(shè)計并制備了新的柵結(jié)構(gòu),從而減小了界面態(tài)密度,獲得了更高的器件性能。本文首先介紹了金屬/高k/InGaAs MOS電容制備的工藝流程,以及物理學表征薄膜質(zhì)量的方法。所用到的表征方法包括X射線光電子能譜（XPS）和透射電子顯微鏡（TEM）。并對MOS電容的電容-電壓（C-V）特性進行分析,介紹了各重要參數(shù)如積累區(qū)電容（Cox）、平帶... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：84 頁

【學位級別】：碩士

【部分圖文】：

XPS測試基本原理圖

圖2.2 P 型 MOS 電容高頻、低頻時的理想 C-V 關(guān)系曲線對于 P 型襯底的 MOS 電容來說，加負柵壓時，空穴在電壓的作用下，大量堆積在柵氧化層-半導體界面，此時 C-V 特性曲線進入積累區(qū)，電壓的變化將導致柵氧化層邊緣堆積的空穴電荷發(fā)生變化，原理類似于平板電容器。堆積情況下的單位面積電容（Cacc）就是柵氧化層電容，此時的電容值最大，即：oxacc oxoxC Ct (2-其中 εox是氧化層介電常數(shù)，tox是氧化層厚度。故通過測量積累區(qū)的電容可得到氧化層厚度 tox。當施加微小正柵壓時，多子在電場作用下遠離柵氧化層-半導體界面，即圖 2.2 中的耗盡區(qū)，電容達到最小值，此時耗盡區(qū)電容和柵氧化層電容串聯(lián)，其串聯(lián)總電容為：


本文編號：3437457