隨著晶體管特征尺寸縮小至10 nm以下,傳統(tǒng)Si基MOSFET面臨諸多挑戰(zhàn),而新型溝道材料和器件結(jié)構(gòu)將有望進(jìn)一步提升器件性能�；诮^緣體上鍺襯底的無(wú)結(jié)型晶體管（GOI-JLT）制作工藝簡(jiǎn)單、電學(xué)特性?xún)?yōu)良,有望在空間電子系統(tǒng)中應(yīng)用。利用TCAD仿真軟件Sentaurus,研究了GOI-JLT的電學(xué)特性,提出一種通過(guò)調(diào)節(jié)溝道摻雜分布來(lái)優(yōu)化器件性能的方法。仿真結(jié)果表明,溝道采用高斯摻雜分布,能顯著降低器件關(guān)態(tài)漏電流（降低約三個(gè)數(shù)量級(jí)）,提高開(kāi)關(guān)比（提高約三個(gè)數(shù)量級(jí)）,抑制短溝道效應(yīng)。 

【文章來(lái)源】：微電子學(xué). 2020,50(01)北大核心

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

仿真中GOI-JLT的結(jié)構(gòu)及參數(shù)示意圖

式中,Na(x,y,z)表示在(x,y,z)處的摻雜濃度;z0和σ分別表示峰值濃度位置和高斯分布標(biāo)準(zhǔn)差;Npeak表示高斯分布的峰值摻雜濃度,仿真中,Npeak設(shè)置為1×1019 cm-3。以上分布函數(shù)可以通過(guò)簡(jiǎn)單的離子注入工藝來(lái)實(shí)現(xiàn),并通過(guò)調(diào)節(jié)離子注入工藝中的注入能量、注入劑量和掩蔽層厚度等來(lái)改變分布函數(shù)的參數(shù)。圖5所示為沿z方向高斯摻雜分布的示意圖(沿溝道方向截面,z0=4 nm,σ=2 nm),源漏區(qū)摻雜濃度固定為5×1019 cm-3。實(shí)際制作器件時(shí),為了簡(jiǎn)化工藝,源漏區(qū)可以采用與溝道相同的摻雜分布,不必單獨(dú)摻雜。在L=25 nm、TGe=10 nm、W=20 nm、Vd=-1 V的條件下進(jìn)行仿真,高斯分布的峰值位置為z0=0,位于溝道的表面。不同σ下器件的Id-Vg曲線如圖6(a)所示,器件源端接地,Vs=0 V。提取出的Ion/Ioff和SS如圖6(b)所示。為了進(jìn)行對(duì)比,溝道均勻摻雜(UD)的摻雜濃度與高斯分布相同,均為1×1019 cm-3。從圖6(a)可以看出,與均勻摻雜的器件相比,采用高斯分布可以顯著降低Ioff,而對(duì)Ion的影響很小,因此可以增加開(kāi)關(guān)比。隨著σ減小,器件性能的提升更加明顯。從圖6(b)可以看出,σ=3 nm時(shí),相比于均勻摻雜,Ion/Ioff可以提高約三個(gè)數(shù)量級(jí),SS也得到明顯改善。

z0對(duì)GOI-JLT中Ion/Ioff和SS的影響


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