基于比較器亞穩(wěn)態(tài)進行電容失配校準的12位SAR ADC設計
發(fā)布時間：2021-08-06 21:42
隨著科技的發(fā)展,信號的處理也越來越趨向于數字化,但現實世界的信號卻是連續(xù)的模擬信號。作為模擬信號與數字信號的重要橋梁,模數轉換器（Analog-to-Digital Converter,ADC）是一類十分重要的電路模塊。其中,逐次逼近型模數轉換器（Success Approximation Register ADC,SAR ADC）由于其功耗低,擁有中等的分辨率而受到了廣泛的關注。電容失配是影響SAR ADC性能的關鍵因素之一。對于10位以上的SAR ADC,電容失配的存在使得ADC的精度很難再進一步提高。同時,為了進一步提高速度,電容陣列的尺寸也需要相應減小,而這使得電容失配的問題更加顯著。本文基于CMOS 40nm工藝,設計了一種基于比較器亞穩(wěn)態(tài)進行電容失配校準的12-bit SAR ADC并完成了版圖設計進行了后仿真。比較器亞穩(wěn)態(tài)描述的是比較器速度非常慢以至于在長時間內無法給出結果的狀態(tài),該狀態(tài)下的比較器輸入電壓十分接近。該校準算法利用這個特點,將比較器亞穩(wěn)態(tài)作為一種標志并且求得了在沒有電容失配時的理想碼字,通過比較ADC實際輸出碼字與理想碼字,得到了該位電容失配引入的誤差,從而...
【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數】：92 頁
【學位級別】：碩士
【部分圖文】：
柵壓自舉開關的版圖
第五章SARADC的設計與實現59XYCLCL圖5-4正反饋環(huán)按3.3.4節(jié)所述動態(tài)比較器噪聲仿真方法，本文所使用StrongARMLatch比較器在輸入差分電壓為135V時，1000次比較中比較器輸出為1的概率為84.98%，可近似得到比較器的噪聲為135V。而本文所述ADC的LSB為537V，故其噪聲性能滿足設計要求。比較器的失調電壓可以通過蒙特卡洛仿真得到。固定比較器負端輸入電壓為共模，正端加一斜坡電壓，找到輸出從0翻轉到1時的正端電壓值，它與共模電壓的差值便是比較器的失調電壓。經過1000的仿真后，其結果如圖5-5所示，得到本文所用比較器的失調電壓均值為-15.1913V，標準差為1.85341mV，考慮到三倍標準差便約為5.55mV，遠小于本文所述SARADC可校準失調電壓33.34mV。SARADC的失調校準會在5.4.1節(jié)講到。圖5-5比較器失調電壓蒙特卡洛仿真圖5-6所示為比較器的整體版圖以及輸入對管的布局。輸入對管匹配程度對比較器失調有著十分巨大的影響，為增大輸入對管的匹配程度，管子M1和M2的布局如圖5-6（b）所示。圖中所有的A部分代表輸入管M1，所有的B部分代表輸入管M2，A和B交叉排列形成共質心結構減小了梯度效應的影響。圖中D代表
電子科技大學碩士學位論文60虛擬管（Dummy），是為了保證處于邊緣的管子周圍的環(huán)境與其余管子一致，增加匹配程度。(a)(b)圖5-6比較器版圖。(a)整體版圖；(b)輸入對管5.3CDAC的設計5.3.1單位電容CDAC的每一位電容都設計為單位電容的整數倍，因為這種方法更容易滿足匹配要求，達到每位電容之間相對精確的比例，因此單位電容的選擇關系著整個ADC的性能。單位電容首先要滿足的是采樣熱噪聲小于量化噪聲。由于本文為差分輸入ADC，因此熱噪聲需要考慮P端和N端，即需要滿足：4212FSNTPTNTkTkTkTVCCC+=(5-1)其中，T為熱力學溫度，k為玻爾茲曼常數。CT代表總電容，CTP與CTN分別為P端和N端電容陣列總電容，且CTP=CTN=0.5CT。VFS為ADC滿幅輸入電壓。在本文中VFS=2.2V，N=12，代入（5-1）式可求得總電容CT至少應該大于0.688pF。除了熱噪聲以外，單位電容越大電容失配相對就越小，CDAC的電容精確度就越高，但大電容會帶來更長的電荷重分配時間，減慢CDAC量化速度，因此也要折中選擇。本文所用單位電容大小為2.37fF，總電容大小為20.02pF，大于0.688pF，滿
【參考文獻】：
期刊論文
[1]孔徑抖動對中頻采樣系統信噪比影響的研究[J]. 曹鵬,費元春. 電子學報. 2004(03)
博士論文
[1]逐次逼近型模數轉換器及其噪聲整形混合結構的研究與實現[D]. 楊家琪.中國科學技術大學 2018
[2]基于非二進制量化算法的逐次逼近模數轉換器的設計[D]. 杜翎.電子科技大學 2016
[3]高性能低功耗SAR ADC的研究與設計[D]. 高俊楓.電子科技大學 2015
[4]GaAs HBT超高速折疊內插ADC芯片設計方法研究[D]. 張金燦.西安電子科技大學 2014
碩士論文
[1]一種采用冗余位技術的12位SAR ADC的設計與研究[D]. 何生生.電子科技大學 2019
[2]一種采用新型片上校準技術的Pipeline ADC設計[D]. 毛祚偉.電子科技大學 2018
[3]一種應用電容正反饋結構的Pipeline ADC的設計[D]. 牛勝普.電子科技大學 2018
[4]帶模擬后臺校正的14位低功耗SAR ADC設計[D]. 王岑.電子科技大學 2017
[5]16位1MSPS逐次逼近型模數轉換器設計研究[D]. 葉謙.西安電子科技大學 2015
本文編號：3326543
【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數】：92 頁
【學位級別】：碩士
【部分圖文】：
柵壓自舉開關的版圖
第五章SARADC的設計與實現59XYCLCL圖5-4正反饋環(huán)按3.3.4節(jié)所述動態(tài)比較器噪聲仿真方法，本文所使用StrongARMLatch比較器在輸入差分電壓為135V時，1000次比較中比較器輸出為1的概率為84.98%，可近似得到比較器的噪聲為135V。而本文所述ADC的LSB為537V，故其噪聲性能滿足設計要求。比較器的失調電壓可以通過蒙特卡洛仿真得到。固定比較器負端輸入電壓為共模，正端加一斜坡電壓，找到輸出從0翻轉到1時的正端電壓值，它與共模電壓的差值便是比較器的失調電壓。經過1000的仿真后，其結果如圖5-5所示，得到本文所用比較器的失調電壓均值為-15.1913V，標準差為1.85341mV，考慮到三倍標準差便約為5.55mV，遠小于本文所述SARADC可校準失調電壓33.34mV。SARADC的失調校準會在5.4.1節(jié)講到。圖5-5比較器失調電壓蒙特卡洛仿真圖5-6所示為比較器的整體版圖以及輸入對管的布局。輸入對管匹配程度對比較器失調有著十分巨大的影響，為增大輸入對管的匹配程度，管子M1和M2的布局如圖5-6（b）所示。圖中所有的A部分代表輸入管M1，所有的B部分代表輸入管M2，A和B交叉排列形成共質心結構減小了梯度效應的影響。圖中D代表
電子科技大學碩士學位論文60虛擬管（Dummy），是為了保證處于邊緣的管子周圍的環(huán)境與其余管子一致，增加匹配程度。(a)(b)圖5-6比較器版圖。(a)整體版圖；(b)輸入對管5.3CDAC的設計5.3.1單位電容CDAC的每一位電容都設計為單位電容的整數倍，因為這種方法更容易滿足匹配要求，達到每位電容之間相對精確的比例，因此單位電容的選擇關系著整個ADC的性能。單位電容首先要滿足的是采樣熱噪聲小于量化噪聲。由于本文為差分輸入ADC，因此熱噪聲需要考慮P端和N端，即需要滿足：4212FSNTPTNTkTkTkTVCCC+=(5-1)其中，T為熱力學溫度，k為玻爾茲曼常數。CT代表總電容，CTP與CTN分別為P端和N端電容陣列總電容，且CTP=CTN=0.5CT。VFS為ADC滿幅輸入電壓。在本文中VFS=2.2V，N=12，代入（5-1）式可求得總電容CT至少應該大于0.688pF。除了熱噪聲以外，單位電容越大電容失配相對就越小，CDAC的電容精確度就越高，但大電容會帶來更長的電荷重分配時間，減慢CDAC量化速度，因此也要折中選擇。本文所用單位電容大小為2.37fF，總電容大小為20.02pF，大于0.688pF，滿
【參考文獻】：
期刊論文
[1]孔徑抖動對中頻采樣系統信噪比影響的研究[J]. 曹鵬,費元春. 電子學報. 2004(03)
博士論文
[1]逐次逼近型模數轉換器及其噪聲整形混合結構的研究與實現[D]. 楊家琪.中國科學技術大學 2018
[2]基于非二進制量化算法的逐次逼近模數轉換器的設計[D]. 杜翎.電子科技大學 2016
[3]高性能低功耗SAR ADC的研究與設計[D]. 高俊楓.電子科技大學 2015
[4]GaAs HBT超高速折疊內插ADC芯片設計方法研究[D]. 張金燦.西安電子科技大學 2014
碩士論文
[1]一種采用冗余位技術的12位SAR ADC的設計與研究[D]. 何生生.電子科技大學 2019
[2]一種采用新型片上校準技術的Pipeline ADC設計[D]. 毛祚偉.電子科技大學 2018
[3]一種應用電容正反饋結構的Pipeline ADC的設計[D]. 牛勝普.電子科技大學 2018
[4]帶模擬后臺校正的14位低功耗SAR ADC設計[D]. 王岑.電子科技大學 2017
[5]16位1MSPS逐次逼近型模數轉換器設計研究[D]. 葉謙.西安電子科技大學 2015
本文編號：3326543
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