發(fā)布時間：2021-07-11 05:44

　　隨著集成電路產(chǎn)業(yè)的高速發(fā)展,數(shù)字IC的規(guī)模越來越大、時鐘結(jié)構(gòu)越來越復雜、頻率越來越高。時鐘信號是數(shù)據(jù)信號傳輸?shù)幕鶞?時鐘網(wǎng)絡的好壞直接決定芯片能否實現(xiàn)時序收斂,所以時鐘樹綜合（Clock Tree Synthesis,CTS）和時序優(yōu)化成為決定數(shù)字IC質(zhì)量的關鍵。時鐘樹的質(zhì)量不僅會影響時序結(jié)果,也會影響芯片功耗。本文基于TSMC 40nm工藝的MCU芯片,使用Synopsys的ICC2完成布局布線工作,規(guī)模約為618萬門,最高頻率為180MHz,可用于智能穿戴和智能醫(yī)療等領域。根據(jù)MCU芯片的性能要求,新提出了一種布局布圖方案,將電壓域分布與site array相結(jié)合。通過分析布局結(jié)果,該方案可以有效緩解布線擁塞,滿足MCU芯片的時序和面積要求。本文重點闡述了在改善時序結(jié)果的情況下降低時鐘網(wǎng)絡功耗的方法。為了滿足MCU性能要求,本文新提出了以下時鐘樹綜合策略:（1）將傳統(tǒng)時鐘樹綜合細分為時鐘樹綜合、時鐘樹優(yōu)化（Clock Tree Optimization,CTO）、時鐘樹平衡（Clock Tree Balance,CTB）和時鐘樹繞線,可以對每一階段結(jié)果進行分析與修正;（2）執(zhí)行CT... 

【文章來源】：天津工業(yè)大學天津市

【文章頁數(shù)】：104 頁

【學位級別】：碩士

【部分圖文】：

圖１－１數(shù)字１Ｃ后端版圖設計的流程圖??

隨著手機、電腦等電子設備的高速發(fā)展，ＭＣＵ芯片在多種不同的場合下做??出不同的組合控制，主要體現(xiàn)在四個方面：工業(yè)控制、網(wǎng)絡通信、消費電子和軍??事國防，如圖１－２所示。人工智能的高速發(fā)展．，開辟了?ＭＣＵ新的，應用場景，物??聯(lián)網(wǎng)行業(yè)成為ＭＣＵ發(fā)展的新動力。?‘？?’??ｍｍｍ??工業(yè)控制ｋ?ｊ消費電子??：工業(yè)設備＾智能瘋Ｔ??二智能儀表智能家ｆ??ＺＳＳＨＺｒ????＼通信設備??軍用電子｜????圖１－２?ＭＣＵ芯片的應用場合??２??

目前市場上通用的ＭＣＵ芯片主要包含８位、１６位和３２位。為了迎合市場??需求，本次ＭＣＵ芯片是１６位，可用于智能家居、智能醫(yī)療、智能穿戴和智能??計量等多個領域，如圖１－３所示，具有廣闊的市場空間，對于推動國內(nèi)自主設計??ＭＣＵ的發(fā)展具有重要意義。??智慧城市?智能家居?智慧醫(yī)療?智能穿戴?智慧路燈??＇?０?ｉ??智能停車?智能計置?智慧農(nóng)業(yè)?智慧物流??圖１－３本次ＭＣＵ芯片應用的智能領域??１．２．２時鐘樹的研究現(xiàn)狀??隨著數(shù)字１Ｃ性能不斷提高，減小在深亞微米設計中的時鐘偏斜和時鐘延遲，??、：改善時序結(jié)果，降低時鐘網(wǎng)絡功耗，成為當前數(shù)字１Ｃ的研宄重點。國內(nèi)外對時?＇??鐘樹綜合的算法、流程和方法都進行了深入研宄，并取得了一定的成果。為了準??？確把握國內(nèi)外關于時鐘樹綜合和時序優(yōu)化的研究現(xiàn)狀和發(fā)展方向，查閱了大量的｜??國內(nèi)外文獻。下面列舉國內(nèi)外發(fā)展的幾個例子：??２００３?年，Ｗａｎｇ?Ｄ，Ｓｕａｒｉｓ?Ｐ?等在“Ａ?Ｐｒａｃｔｉｃａｌ?ＡＳＩＣ?Ｍｅｔｈｄｏｌｏｇｙ?ｆｏｒ?Ｆｌｅｘｉｂｌｅ??Ｃｌｏｃｋ?Ｔｒｅｅ?Ｓｙｎｔｈｅｓｉｓ?ｗｉｔｈ?Ｒｏｕｔｉｎｇ?Ｂｌｏｃｋａｇｅｓ．”中為靈活的時鐘樹綜合提出?了一種??實用的ＡＳＩＣ方法。靈活的時鐘網(wǎng)絡引導我們完成一些復雜的時鐘網(wǎng)絡，例如這??些時鐘網(wǎng)絡包含：時鐘驅(qū)動單元、時序單元、緩沖器、反相器、門控單元等。在??時鐘繞線區(qū)域打上ｂｌｏｃｋａｇｅ，讓ＣＴＳ更貼近實際情況。這個ＣＴＳ方法就是，在??使用多個時序約束文件的情況下

【參考文獻】：
期刊論文
[1]基于CMOS集成電路閂鎖效應理論的實踐[J]. 樊海霞,朱純?nèi)?  電子測試. 2015(18)
[2]雙頻雙系統(tǒng)導航芯片的時鐘樹分析和設計[J]. 童瓊,張曉林,蘇琳琳,張帥,杜龍軍.  微電子學. 2011(02)
[3]片上偏差模型下Mesh結(jié)構(gòu)時鐘網(wǎng)絡性能不確定性的分析[J]. 楊梁,范寶峽,趙繼業(yè).  計算機輔助設計與圖形學學報. 2010(11)
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[5]時序模型建立的靜態(tài)時序分析技術[J]. 林瑞清,孫佳佳,辛曉寧.  微電子學與計算機. 2005(10)
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碩士論文
[1]基于28NM工藝ASIC芯片的靜態(tài)時序分析與優(yōu)化[D]. 翦彥龍.天津工業(yè)大學 2018
[2]基于28NM工藝ASIC芯片的時鐘樹綜合優(yōu)化研究[D]. 湯勇.天津工業(yè)大學 2018
[3]一款0.13μm芯片的時鐘樹綜合優(yōu)化與可制造性設計[D]. 謝飛.北京工業(yè)大學 2017
[4]基于電壓降與時鐘樹優(yōu)化的RF芯片數(shù)字后端設計[D]. 黃芝文.北京工業(yè)大學 2017
[5]ASIC芯片的block-level的物理設計與研究[D]. 吳遠民.貴州大學 2016
[6]ASIC后端設計中的時鐘樹綜合優(yōu)化研究[D]. 張婷婷.湘潭大學 2015
[7]基于TheGuide的時鐘樹綜合技術研究[D]. 王永亮.安徽大學 2014
[8]基于Encounter的深亞微米布局設計和布線方法研究[D]. 田曉萍.西安電子科技大學 2014
[9]時鐘樹有用偏差優(yōu)化的高效實現(xiàn)[D]. 西西志華.國防科學技術大學 2012
[10]基于SOC ENCOUNTER的百萬門級ASIC后端設計[D]. 陳思明.電子科技大學 2010



本文編號：3277459