隨著集成電路設計能力和制造工藝技術的日益提高,集成電路規(guī)模逐漸擴大,單芯片上電子元器件集成度早已突破10億。在這種情況下,芯片驗證的正確性、完備性和可靠性成為驗證工作的重點和難點。為越早越全面地發(fā)現(xiàn)芯片設計中的問題,同時為了減少芯片設計制造的時間成本,芯片驗證的高效性和完備性備受關注。芯片驗證的強烈需求促使了驗證技術和方法的不斷更新?lián)Q代,UVM（Universal Verification Methodology）驗證方法學也隨之誕生。本文對UVM驗證方法學的核心思想與平臺結構進行了詳盡研究,從UVC（Universal Verification Component）結構組件、驗證機制、通訊流程和寄存器模型等多方面進行分析,充分介紹了UVM在平臺復用性、移植性、靈活性以及高效性等方面的優(yōu)勢。本文以實習期間一款SOPC通信芯片項目中BOOT啟動模塊為驗證對象,工作重點是利用UVM驗證方法學搭建可復用的驗證平臺。首先研究了BOOT模塊工作時使用的APB和AHB總線協(xié)議,并對它們的讀寫操作時序進行了詳細介紹。然后對BOOT模塊結構、功能以及其與周邊模塊的連接關系進行充分地研究分析,根據(jù)其搬移... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

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【學位級別】：碩士

【部分圖文】：

APB3寫流程

西安電子科技大學碩士學位論文 APB3 總線讀操作.2 所示，APB3 的讀操作也分為三個步驟，首先在 T1 時刻拉效，同時寫入地址信號 PADDR 和拉低 PWRITE 信號。然后在時刻拉高 PENABLE，并等待 PREADY 信號拉高，在 PREA時鐘周期內 PRDATA 上會獲取到數(shù)據(jù)。如果 T2 時刻從機發(fā)送則繼續(xù)等待，直到其為高才開始傳輸數(shù)據(jù)。最后在開始傳輸數(shù)，如 T3 時刻，拉低 PSEL 和 PENABLE 信號。

圖 2.4 基本傳輸流程如圖 2.4 所示，它展示了 AHB 的基本傳輸操作流程，每一次事物傳輸都段和數(shù)據(jù)階段，地址和數(shù)據(jù)呈流水線方式傳遞，增加傳輸效率[33]。在地址刻，總線發(fā)送地址和控制信號。在數(shù)據(jù)階段 T2 時刻，從設備采集地址和響應數(shù)據(jù)，此時 HREADY 信號需要為高，如果為低，則插入等待周期，ADY 拉高。在 HREADY 拉高后的下個時鐘上升沿 T3 時刻，完成數(shù)據(jù)ADY 被從設備拉低。如果是寫操作，數(shù)據(jù)需要在整個數(shù)據(jù)階段有效，若數(shù)據(jù)只需在最后一個傳輸周期有效。AHB 總線提供了 BURST 突發(fā)傳輸模式，它是指從地址空間中某一個單元總線上數(shù)據(jù)連續(xù)存儲在相臨空間中的方式[34]。AHB的突發(fā)傳輸方式有8種 2.5 所示。SINGLE 是指每次傳輸單個數(shù)據(jù)。INCR 表示向一個方向地址未限制長度，其中 INCR4、INCR8 和 INCR16 表示向地址空間增加的方 4、8、16 拍數(shù)據(jù)。WAP 是一種回環(huán)傳輸，是指若發(fā)起數(shù)據(jù)傳輸?shù)钠鹗嫉剌數(shù)臄?shù)據(jù)總量對齊，傳輸?shù)牡刂吩黾拥竭吔缣�，會自動跳到本次�?shù)據(jù)存儲然后再依次遞增。例如：采用 WAP4 傳輸以 32bits 為單位的數(shù)據(jù)，則需要

【參考文獻】：
期刊論文
[1]一種AHB總線矩陣IP核的設計與實現(xiàn)[J]. 顧銳,阮成肖.  自動化應用. 2018(06)
[2]基于SystemVerilog的同步FIFO的驗證平臺搭建[J]. 邱玉泉,曾維,劉世偉,馮坤,楊明翰.  無線電通信技術. 2017(06)
[3]基于UVM的可重用SoC功能驗證環(huán)境[J]. 呂毓達,謝雪松,張小玲.  半導體技術. 2015(03)

碩士論文
[1]基于AHB總線協(xié)議的DMA控制器設計[D]. 卞學愚.西安電子科技大學 2018
[2]基于SystemVerilog的圖像處理單元模塊驗證的研究[D]. 李厚博.西安電子科技大學 2018
[3]基于AHB總線SRAM控制器的設計及優(yōu)化[D]. 韓朋.西安電子科技大學 2017
[4]基于UVM的SoC系統(tǒng)驗證研究[D]. 陳靜.電子科技大學 2017
[5]RapidIO交換芯片多播模塊驗證的設計與實現(xiàn)[D]. 宋曉蕓.東南大學 2016
[6]基于UVM的UART系統(tǒng)級驗證平臺設計[D]. 韓雪.東南大學 2016
[7]SERDES芯片的驗證與測試研究[D]. 詹遙.電子科技大學 2016
[8]基于UVM對IP核UART的驗證研究與實現(xiàn)[D]. 張浩.西安電子科技大學 2016
[9]基于UVM的RapidIO交換機芯片驗證平臺設計[D]. 潘顏玲.東南大學 2016
[10]基于VHDL的數(shù)字SoC設計與驗證的全面自動化實現(xiàn)[D]. 王曉耕.西安電子科技大學 2016



本文編號：3119469