發(fā)布時間：2021-03-21 02:40

　　CMOS模擬開關(guān)作為模擬開關(guān)的一大分支在如今有著愈來愈多的應(yīng)用場景,包括各類工業(yè)設(shè)備、控制終端等,而基于SOI工藝的CMOS模擬開關(guān)在這基礎(chǔ)上大大提升了CMOS模擬開關(guān)的性能,使其可以更適合應(yīng)用于一些要求較高的場景,如航空航天、高精度數(shù)據(jù)采樣等等。本文旨在設(shè)計一種CMOS模擬開關(guān)芯片,采用SOI全介質(zhì)隔離工藝,芯片內(nèi)部包含兩組完全一致的單刀雙擲CMOS開關(guān),其正常工作的溫度區(qū)間為-55℃⁺125℃,需要提供±15V兩個供電電源。其采用的SOI全介質(zhì)隔離工藝為其帶來了導(dǎo)通電阻較低、開關(guān)速度較快,規(guī)避了閂鎖效應(yīng)、高集成度、低寄生效應(yīng)以及較高的抗輻照能力等諸多的優(yōu)點。還可以正常兼容標(biāo)準(zhǔn)的CMOS和TTL電平。在本次設(shè)計中,首先與工藝廠商華潤上華公司合作開發(fā)了所需的SOI CMOS工藝,采用TSUPREM4工藝仿真軟件完成了工藝流程的設(shè)計與仿真;使用器件仿真軟件MEDICI來進(jìn)行所需器件的設(shè)計和仿真,對設(shè)計中使用的功率MOS器件,我們仿真了其閾值電壓、擊穿電壓和導(dǎo)通電阻等參數(shù)。之后基于這種工藝和器件,對芯片內(nèi)部電路進(jìn)行了設(shè)計和仿真,仿真使用的是電路仿真軟件Cadence,... 

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【部分圖文】：

常見的三種CMOS模擬開關(guān)原理圖[17]

紀(jì)ǖ淖刺?率保?紀(jì)ǖ牧礁齠絲謚?淶牡緦韃鈧擔(dān)??囟下┑緦魘侵岡?開關(guān)關(guān)斷的情況下時，開關(guān)的兩個端口之間的電流值；（3）CD/CS和CSD，即寄生電容，分別是指開關(guān)兩個端口與地之間的寄生電容和兩個端口之間的寄生電容。既然單個MOS管就能導(dǎo)通，互補型CMOS模擬開關(guān)必然有其獨特的優(yōu)勢才會被采用，其主要原因是單通道CMOS模擬開關(guān)的導(dǎo)通電阻會隨著其柵極電壓，即控制信號電壓的擺動而隨時上下波動，無法穩(wěn)定在一個值不變，而互補型采用的兩個互補MOS管，則可以利用本身互補的結(jié)構(gòu)來減少其導(dǎo)通電阻的變化，使其較為穩(wěn)定，圖1-3就是單個NMOS或PMOS的導(dǎo)通電阻隨控制電壓的波動和CMOS之間的對比，從圖上可以看出，如果采用單個PMOS或NMOS管，則在柵極電壓較小和較大時，其導(dǎo)通電阻差距非常大，而采用互補型結(jié)構(gòu)的CMOS模擬開關(guān)，不僅整體波動很小，基本穩(wěn)定在一個值，同時因為其有效導(dǎo)通電阻一直是兩個互補的管中較小的那個，其平均阻值比單個MOS管小了非常多。除了以上可以降低導(dǎo)通電阻的優(yōu)勢之外，CMOS模擬開關(guān)還有一個很大的優(yōu)點是其具備無壓降的雙向傳輸能力，即不管是從S端到D端或是從D端到S端，也不在意傳輸電平的高低，其通過開關(guān)的信號都是無損的。而因為其互補的特性，控制信號開啟時其互補的兩個MOS管都會導(dǎo)通，這可以有效緩解在控制信號關(guān)閉時帶來的時鐘饋通和電荷注入等情況[18]。圖1-3互補型CMOS模擬開關(guān)的導(dǎo)通電阻隨控制電壓的變化情況

OS管同時開啟與關(guān)斷，而且要求兩個控制信號要嚴(yán)格互補，誤差不能過大而倒是出現(xiàn)過大的漏電流。而且在開關(guān)關(guān)閉的情況下，互補的兩個MOS管的柵極都是有電壓的，若需要通過開關(guān)的信號電壓過高或過低，則可能導(dǎo)致兩個MOS管中會有一個導(dǎo)通，從而形成開關(guān)無法關(guān)斷的情況，因此作為互補性CMOS模擬開關(guān)，其輸入電壓范圍必須要做出一定的限制，若無限制還有可能因此開關(guān)管擊穿的情況[19]。普通的CMOS電路還有一個常見的問題，就是CMOS工藝中很容易出現(xiàn)的pnpn結(jié)構(gòu)，這種結(jié)構(gòu)是集成電路中的一大常見問題——閂鎖效應(yīng)的主要誘因，如圖1-4所示。圖中可以看出，最底下的P型襯底和為了形成NMOS而注入的N阱之間形成了一個PN結(jié)，在一般情況下，該PN結(jié)處于反偏狀態(tài)，襯底和N阱之間會存在pA級別的漏電流，此時的由于工藝形成的三極管Q1和Q2處于截止?fàn)顟B(tài)；若工作狀態(tài)發(fā)生變化，有在VDD和VSS之間形成異常的襯底電流的可能，若這種不正常的襯底電流過大，則會在圖中的電阻R1上分擔(dān)比較大的電壓，而這些電壓也同時作用于寄生三極管Q1的發(fā)射結(jié)，同樣的，電阻R2上也有可能有比較大的電壓降，同時也作用于寄生晶體管Q2，根據(jù)三極管的基本原理我們可以知道，如果其發(fā)射結(jié)電壓超過0.7V，該三極管就會導(dǎo)通，因此如果兩個三極管同時導(dǎo)通，則會連接VDD和VSS，使其形成通路，這種情況下如果兩個寄生三極管的放大系數(shù)之積大于1，即若1()×2()>1，就會使流過的電流不斷放大，在兩個寄生三極管之間形成一個正反饋，這時就算外部環(huán)境一切正常，因為內(nèi)部的正反饋，形成的回路依舊無法關(guān)斷，其中的電流依然會不斷增大，最后就會將芯片完全燒毀，無法工作。圖1-4一般CMOS結(jié)構(gòu)中的寄生回路(a)器件結(jié)構(gòu)剖面圖；(b)等效電路圖


本文編號：3092162