本文關(guān)鍵詞：基于UVM的UART驗(yàn)證環(huán)境開發(fā)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路已經(jīng)進(jìn)入后摩爾時(shí)代,電路的復(fù)雜性日益提高,因此驗(yàn)證工作的難度也越來(lái)越高,隨著驗(yàn)證要求的提高,在實(shí)際生產(chǎn)中,傳統(tǒng)的直接驗(yàn)證已經(jīng)越來(lái)越難以滿足設(shè)計(jì)的需求。為了使產(chǎn)品更加具有競(jìng)爭(zhēng)力,在激烈的市場(chǎng)競(jìng)爭(zhēng)中獲取有利地位,在確保功能正確的前提下,提高代碼復(fù)用率,縮短驗(yàn)證周期成了各個(gè)公司縮短產(chǎn)品上市周期的重要方法。為此,就需要采用更有效的驗(yàn)證方法,使得驗(yàn)證工作更加有效。在市場(chǎng)的驅(qū)動(dòng)下,驗(yàn)證工作日益成熟,漸漸獨(dú)成一體�；赟ystem Verilog的UVM驗(yàn)證具有很高的抽象性,可以通過(guò)產(chǎn)生受約束的隨機(jī)激勵(lì)來(lái)提高代碼覆蓋率,使得驗(yàn)證效率大大提高。此外,由于UVM各個(gè)模塊功能劃分明確,使得各個(gè)模塊具有一定的獨(dú)立性,這樣可以很好的提高代碼復(fù)用率,從而在長(zhǎng)遠(yuǎn)上,大大縮短后期新開發(fā)的產(chǎn)品上市周期。由于以上各項(xiàng)優(yōu)點(diǎn),基于System Verilog的UVM驗(yàn)證已經(jīng)成為多家IC公司驗(yàn)證的主流,并且還在不斷發(fā)展。本文的驗(yàn)證對(duì)象是在華虹集成電路有限責(zé)任公司實(shí)習(xí)時(shí)所參加的TPCM項(xiàng)目中的一款MCU中的由公司設(shè)計(jì)人員自主設(shè)計(jì)的UART(通用異步收發(fā)傳輸器)模塊。此款UART是在通用UART的基本功能上加以增強(qiáng)而來(lái)的,相對(duì)于通用UART,多了多機(jī)通訊以及錯(cuò)誤位檢測(cè)功能,并且多了模式0,在數(shù)據(jù)幀結(jié)構(gòu)上有所不同。通過(guò)對(duì)UVM驗(yàn)證平臺(tái)的基本組成,常用的標(biāo)準(zhǔn)庫(kù)進(jìn)行學(xué)習(xí)研究,并對(duì)各個(gè)組成模塊的功能以及各個(gè)模塊間的聯(lián)系進(jìn)行分析研究,利用UVM驗(yàn)證方法學(xué),搭建適合UART驗(yàn)證的環(huán)境,并且為后期系統(tǒng)級(jí)驗(yàn)證做準(zhǔn)備,在搭建驗(yàn)證平臺(tái)時(shí)采用AMBA2.0總線架構(gòu),雖然這會(huì)增加驗(yàn)證平臺(tái)的搭建難度,但是提高了代碼復(fù)用率,是本文的重點(diǎn)。通過(guò)對(duì)UART功能進(jìn)行研究分析,分析UART的工作特點(diǎn),利用UVM驗(yàn)證方法學(xué)的特點(diǎn),由Sequence模塊產(chǎn)生相應(yīng)的受約束的隨機(jī)激勵(lì),通過(guò)Monitor模塊監(jiān)視需要驗(yàn)證的UART模塊的輸出,并且由Scoreboard模塊進(jìn)行結(jié)果自動(dòng)比較。在驗(yàn)證平臺(tái)搭建完成后,為了排除由于驗(yàn)證環(huán)境的問(wèn)題而導(dǎo)致的結(jié)果不正確,需要對(duì)驗(yàn)證平臺(tái)進(jìn)行調(diào)試。在這之后,加入待驗(yàn)證的UART。為了確保驗(yàn)證結(jié)果的正確性,對(duì)于最后的輸出波形,選取具有代表性的波形進(jìn)行分析。在企業(yè)導(dǎo)師的帶領(lǐng)下,使得驗(yàn)證方案有計(jì)劃變?yōu)楝F(xiàn)實(shí),功能覆蓋率達(dá)到100%,課題順利完成。
【關(guān)鍵詞】：System Verilog UVM驗(yàn)證方法學(xué) UART AMBA2.0 覆蓋率
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN407
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 縮略語(yǔ)對(duì)照表10-13
• 第一章 緒論13-17
• 1.1 課題背景13
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀13-15
• 1.3 課題的內(nèi)容及意義15
• 1.4 本論文的結(jié)構(gòu)簡(jiǎn)介15-17
• 第二章 UVM驗(yàn)證方法學(xué)基礎(chǔ)17-27
• 2.1 UVM驗(yàn)證平臺(tái)17-21
• 2.1.1 UVM驗(yàn)證平臺(tái)的組成17-19
• 2.1.2 UVM驗(yàn)證平臺(tái)的接口19-20
• 2.1.3 UVM驗(yàn)證平臺(tái)的類的標(biāo)準(zhǔn)庫(kù)20-21
• 2.2 UVM驗(yàn)證的機(jī)制研究21-25
• 2.2.1 field_automation機(jī)制研究21-22
• 2.2.2 factory機(jī)制研究22
• 2.2.3 Sequence機(jī)制研究22-24
• 2.2.4 report機(jī)制研究24-25
• 2.3 UVM驗(yàn)證與System Verilog驗(yàn)證25-26
• 2.4 本章小結(jié)26-27
• 第三章 UART工作環(huán)境簡(jiǎn)介27-33
• 3.1 UART簡(jiǎn)介27-30
• 3.1.1 基本工作狀態(tài)分析27-29
• 3.1.2 多機(jī)通信模式分析29-30
• 3.2 驗(yàn)證環(huán)境規(guī)劃30-31
• 3.3 本章小結(jié)31-33
• 第四章 UART的UVM驗(yàn)證技術(shù)研究33-67
• 4.1 UART驗(yàn)證平臺(tái)架構(gòu)33-35
• 4.1.2 UVM驗(yàn)證平臺(tái)執(zhí)行流程34
• 4.1.3 數(shù)據(jù)流向描述34-35
• 4.2 各模塊功能介紹35-57
• 4.2.1 總線行為功能模塊35
• 4.2.2 事物數(shù)據(jù)包35-37
• 4.2.3 Sequence模塊功能分析37-41
• 4.2.4 Agent_In模塊功能分析41-50
• 4.2.5 Agent_Out模塊功能分析50
• 4.2.6 Scoreboard模塊功能分析50-51
• 4.2.7 Register Model模塊功能分析51-53
• 4.2.8 test case模塊功能分析53-54
• 4.2.9 env模塊功能分析54-56
• 4.2.10 top模塊功能分析56-57
• 4.3 驗(yàn)證工具介紹57-58
• 4.4 驗(yàn)證環(huán)境簡(jiǎn)介58-59
• 4.5 驗(yàn)證過(guò)程59-60
• 4.6 驗(yàn)證結(jié)果60-64
• 4.7 覆蓋率分析64-65
• 4.8 本章小結(jié)65-67
• 第五章 總結(jié)與展望67-69
• 參考文獻(xiàn)69-71
• 致謝71-73
• 作者簡(jiǎn)介73-74

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