針對目前串行量子隨機數(shù)發(fā)生器方案中,量子模式提取的信號帶寬與數(shù)據(jù)處理速率之間的權(quán)衡在實時產(chǎn)生速率方面造成了瓶頸,文章利用現(xiàn)場可編程門陣列（FPGA）對多個量子邊帶模式的并行托普利茨（Toeplitz）哈希實時后處理,研究分析了不同規(guī)模Toeplitz矩陣的邏輯資源占用,設(shè)計了兩層并行流水線算法并進行了仿真驗證,充分利用FPGA的并行處理優(yōu)勢和硬件資源,最終實現(xiàn)了實時速率8.24 Gbit/s的量子隨機數(shù)安全后處理。仿真結(jié)果表明,量子隨機數(shù)發(fā)生器的熵源具有較好的隨機性,經(jīng)后處理后的隨機數(shù)自相關(guān)系數(shù)保持在10^-4量級且能通過Diehard測試。通過與集成電路匹配并行提取多個量子邊帶模式,實現(xiàn)了一種可商業(yè)化的高魯棒性、高速實時量子隨機數(shù)發(fā)生器。 

【文章來源】：光通信研究. 2020,(05)北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

基于真空態(tài)量子分量起伏的高速量子隨

本文設(shè)計了后處理過程中每一通道的信號時序,如圖2所示,m×n的Toeplitz矩陣后處理,每處理n位原始隨機數(shù)需要n/k個時鐘周期。在其中的第i個時鐘周期,FPGA需要完成以下工作:從m+n-1位的種子中選出m+k-1位(從第(i-1)×k+1位到第m+i-1位)構(gòu)造出一個子矩陣“sub_tpz”;從ADC讀入16位原始隨機數(shù)作為一個子序列“ADC Input”;利用構(gòu)造出的子矩陣對讀入的子序列進行處理,并將得到的處理結(jié)果存入寄存器“sum_reg”中。CLK為控制時鐘,n/k個時鐘周期過后,FPGA完成所有子矩陣與子序列的處理,所得到的n/k個結(jié)果(m位向量)被全部保存,然后將所有m位向量按位異或就能得到整個矩陣的計算結(jié)果“ans”。圖3所示為簡化的單個通道子矩陣后處理中的寄存器傳輸級(Register-Transfer Level, RTL)電路。圖中,XOR為異或門;MUX為選通器(Multiplexer),當其S端輸入為“1”時,輸出端O的值等于I0;當S端輸入為“0”時,輸出端O的值等于I1。每一個MUX的I0輸入端為Toeplitz子矩陣的一列,矩陣元素從種子中選出,I1輸入端為0,每一個MUX的S輸入端對應(yīng)ADC輸入的一位�？偣�16個MUX的輸出經(jīng)過4級異或門按位異或以得到子矩陣處理的結(jié)果。

圖3所示為簡化的單個通道子矩陣后處理中的寄存器傳輸級(Register-Transfer Level, RTL)電路。圖中,XOR為異或門;MUX為選通器(Multiplexer),當其S端輸入為“1”時,輸出端O的值等于I0;當S端輸入為“0”時,輸出端O的值等于I1。每一個MUX的I0輸入端為Toeplitz子矩陣的一列,矩陣元素從種子中選出,I1輸入端為0,每一個MUX的S輸入端對應(yīng)ADC輸入的一位�？偣�16個MUX的輸出經(jīng)過4級異或門按位異或以得到子矩陣處理的結(jié)果。2 實驗結(jié)果


本文編號：3045947