使用硬件平臺(tái)實(shí)現(xiàn)卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算可以獲得良好的加速效果和功耗,但由于卷積神經(jīng)網(wǎng)絡(luò)模型龐大、計(jì)算復(fù)雜、硬件平臺(tái)資源有限,在實(shí)際應(yīng)用中多個(gè)卷積神經(jīng)網(wǎng)絡(luò)任務(wù)之間只能串行計(jì)算,這導(dǎo)致系統(tǒng)在處理多個(gè)任務(wù)時(shí)的實(shí)時(shí)性較差.為提升硬件系統(tǒng)的實(shí)時(shí)性,提出一種多卷積神經(jīng)網(wǎng)絡(luò)任務(wù)實(shí)時(shí)切換方法 .基于FPGA（Field Programmable Gate Array）平臺(tái)進(jìn)行卷積神經(jīng)網(wǎng)絡(luò)部署,根據(jù)功能劃分系統(tǒng)模塊.采用"任務(wù)序列+控制模塊"的設(shè)計(jì)結(jié)構(gòu),控制系統(tǒng)根據(jù)卷積神經(jīng)網(wǎng)絡(luò)任務(wù)的優(yōu)先級(jí)進(jìn)行計(jì)算和切換;在計(jì)算模塊中,復(fù)用可配置的卷積單元減少資源開(kāi)銷(xiāo);提出一種多任務(wù)層級(jí)切換機(jī)制以提升系統(tǒng)的實(shí)時(shí)性.利用手寫(xiě)數(shù)字識(shí)別網(wǎng)絡(luò)進(jìn)行驗(yàn)證,實(shí)驗(yàn)結(jié)果表明:可配置的設(shè)計(jì)減少了除BRAM（Block Random Access Memory）外50%以上的資源開(kāi)銷(xiāo);在50 MHz的工作頻率下,FPGA的識(shí)別速度是CPU（Central Processing Unit）的4. 51倍,功耗比為CPU的2. 84倍;采用實(shí)時(shí)切換機(jī)制最快可使最高優(yōu)先級(jí)任務(wù)提前57. 26 ms被響應(yīng),提升了串行計(jì)算系統(tǒng)的實(shí)時(shí)性. 

【文章來(lái)源】：南京大學(xué)學(xué)報(bào)(自然科學(xué)). 2020年02期 北大核心

【文章頁(yè)數(shù)】：8 頁(yè)

【部分圖文】：

手寫(xiě)數(shù)字識(shí)別網(wǎng)絡(luò)結(jié)構(gòu)

根據(jù)研究的內(nèi)容和卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算特點(diǎn)，本文設(shè)計(jì)的總體架構(gòu)如圖2所示，共包含CPU、任務(wù)序列、控制模塊、計(jì)算模塊、片上存儲(chǔ)[16]以及片外存儲(chǔ)六個(gè)模塊，其中APB(Advanced Peripheral Bus）與AXI(Advanced eXtensible Interface）為總線協(xié)議.由于FPGA的存儲(chǔ)空間有限，卷積神經(jīng)網(wǎng)絡(luò)的權(quán)值參數(shù)和隱藏層的計(jì)算結(jié)果均存放在片外存儲(chǔ)DDR(Double Data Rate）中.當(dāng)有任務(wù)請(qǐng)求時(shí)，CPU會(huì)將待識(shí)別的圖像任務(wù)存儲(chǔ)到片外存儲(chǔ)DDR中，并在任務(wù)序列中添加一個(gè)任務(wù)；控制模塊在檢測(cè)到任務(wù)序列中有待執(zhí)行的任務(wù)后，開(kāi)始配置計(jì)算模塊，并從片外存儲(chǔ)中讀取輸入圖像，進(jìn)行卷積神經(jīng)網(wǎng)絡(luò)的推理，計(jì)算和數(shù)據(jù)讀寫(xiě)操作由控制模塊發(fā)起和控制.通常在設(shè)計(jì)中CPU會(huì)參與卷積神經(jīng)網(wǎng)絡(luò)計(jì)算的整個(gè)過(guò)程，包括計(jì)算數(shù)據(jù)的讀取與存儲(chǔ)、計(jì)算控制等，是控制的核心.而在本文設(shè)計(jì)中的CPU僅用于輸入圖像的存儲(chǔ)和任務(wù)序列的配置，其余工作由硬件實(shí)現(xiàn)的控制模塊完成.在卷積神經(jīng)網(wǎng)絡(luò)的推理計(jì)算過(guò)程中，硬件控制的引入使得CPU可以處于空閑狀態(tài)或者執(zhí)行其他操作.

任務(wù)序列用來(lái)存儲(chǔ)待計(jì)算的卷積神經(jīng)網(wǎng)絡(luò)任務(wù)的相關(guān)信息.每個(gè)卷積神經(jīng)網(wǎng)絡(luò)任務(wù)在任務(wù)序列中都對(duì)應(yīng)一組寄存器，如圖3所示，主要存儲(chǔ)卷積神經(jīng)網(wǎng)絡(luò)任務(wù)的優(yōu)先級(jí)、配置計(jì)算模塊所需的網(wǎng)絡(luò)參數(shù)、輸入存儲(chǔ)地址和輸出存儲(chǔ)地址等信息.其中任務(wù)優(yōu)先級(jí)是系統(tǒng)進(jìn)行任務(wù)切換的判斷依據(jù)，網(wǎng)絡(luò)結(jié)構(gòu)信息包含了輸入特征圖通道數(shù)、輸入特征圖尺寸、卷積核或采樣核數(shù)量、卷積核或采樣核尺寸、步長(zhǎng)等內(nèi)容.控制模塊主要負(fù)責(zé)配置計(jì)算模塊、片外存儲(chǔ)的讀寫(xiě)、各模塊間的狀態(tài)交互以及任務(wù)間的切換.系統(tǒng)遵循高優(yōu)先級(jí)任務(wù)先計(jì)算的原則，在計(jì)算過(guò)程中控制模塊會(huì)檢查任務(wù)序列中其他待計(jì)算任務(wù)的優(yōu)先級(jí)，若優(yōu)先級(jí)高于當(dāng)前計(jì)算的任務(wù)，則保存當(dāng)前任務(wù)的計(jì)算結(jié)果，切換計(jì)算優(yōu)先級(jí)更高的任務(wù).圖4為任務(wù)切換流程圖，當(dāng)計(jì)算任務(wù)發(fā)生切換時(shí)，控制模塊需根據(jù)任務(wù)序列中的任務(wù)信息重新配置計(jì)算模塊.

【參考文獻(xiàn)】：
期刊論文
[1]深度學(xué)習(xí)FPGA加速器的進(jìn)展與趨勢(shì)[J]. 吳艷霞,梁楷,劉穎,崔慧敏.  計(jì)算機(jī)學(xué)報(bào). 2019(11)
[2]一種基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 張榜,來(lái)金梅.  復(fù)旦學(xué)報(bào)(自然科學(xué)版). 2018(02)



本文編號(hào)：2934113