發(fā)布時(shí)間：2020-10-12 19:31

　　 隨著集成電路工藝尺寸的不斷縮小,芯片集成規(guī)模的不斷擴(kuò)大,多核SoC的設(shè)計(jì)技術(shù)得以飛速發(fā)展。集成電路工藝向深亞微米甚至納米級(jí)的發(fā)展,以及多核CPU體系架構(gòu)的不斷完善,使得多核SoC內(nèi)部的數(shù)字邏輯與其上集成的IP核數(shù)目不斷增加,這不僅對(duì)多核SoC的設(shè)計(jì)工作提出了更高的要求,也給多核SoC的測(cè)試工作帶來了巨大的挑戰(zhàn)�？蓽y(cè)性設(shè)計(jì)作為一種為解決這些測(cè)試問題而得到不斷發(fā)展的設(shè)計(jì)方法學(xué),越來越受到工業(yè)界的廣泛關(guān)注。其目的是在不影響芯片正常功能的前提下,在芯片設(shè)計(jì)的過程中考慮測(cè)試問題,通過添加額外的測(cè)試電路來實(shí)現(xiàn)芯片的可測(cè)試性,降低測(cè)試成本。本文是對(duì)項(xiàng)目組開發(fā)的DSDP16芯片制定完整地可測(cè)性設(shè)計(jì)方案并驗(yàn)證其可行性。DSDP16芯片是一款集成了兩個(gè)處理器核心的高性能芯片,運(yùn)行速度快,存儲(chǔ)器數(shù)量多,設(shè)計(jì)過程中還使用了can,uart,a429等眾多IP核,使得芯片結(jié)構(gòu)更加復(fù)雜,這給可測(cè)性設(shè)計(jì)帶來了極大的挑戰(zhàn)。為達(dá)到芯片的測(cè)試目標(biāo)并提高其易測(cè)性,本文從以下幾個(gè)方面進(jìn)行了研究與設(shè)計(jì):(1)對(duì)芯片內(nèi)部的數(shù)字功能邏輯采用基于at-speed的掃描路徑設(shè)計(jì),解決了對(duì)特征尺寸130nm以下的SoC中可能的與時(shí)序相關(guān)的跳變故障與路徑延時(shí)故障的測(cè)試問題。包括使用片上時(shí)鐘控制器電路產(chǎn)生全速測(cè)試所需的高頻時(shí)鐘,針對(duì)多核CPU內(nèi)部數(shù)字邏輯的出現(xiàn)的測(cè)試圖形過大的問題,采用了對(duì)掃描鏈的壓縮設(shè)計(jì)來減少測(cè)試時(shí)間。最后針對(duì)自動(dòng)測(cè)試向量生成后的覆蓋率報(bào)告,對(duì)掃描設(shè)計(jì)中不可測(cè)的故障給出了分析與解決方案。(2)對(duì)芯片內(nèi)部眾多的嵌入式存儲(chǔ)器,采用自底而上的層次化設(shè)計(jì)方法,依照大小和模塊的不同分成不同的組,組內(nèi)進(jìn)行并行測(cè)試,組件進(jìn)行串行測(cè)試,有效的降低了MBIST的功耗。(3)針對(duì)I/O引腳的測(cè)試問題,依照IEEE std 1149.1標(biāo)準(zhǔn)對(duì)DSDP16芯片實(shí)現(xiàn)了邊界掃描設(shè)計(jì)。通過JTAG接口,完成了芯片周邊管腳與板級(jí)芯片互連的測(cè)試和對(duì)MBIST電路的控制。最后,依照制定的可測(cè)性設(shè)計(jì)方案完成芯片內(nèi)部的具體邏輯設(shè)計(jì),并對(duì)這些設(shè)計(jì)電路的可行性與有效性進(jìn)行了驗(yàn)證。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN47
【部分圖文】：

是使用硬件邏輯電路來實(shí)現(xiàn)測(cè)試圖形生成，測(cè)試施加，測(cè)試響應(yīng)捕獲和分析的過程，并將其全部嵌入芯片內(nèi)部，達(dá)到縮減測(cè)試開銷的目的。圖2.1 集成電路測(cè)試結(jié)構(gòu)圖測(cè)試圖形的生成過程隨著集成電路規(guī)模越來越大而變得越來越復(fù)雜，使得可測(cè)性設(shè)計(jì)技術(shù)快速發(fā)展�？蓽y(cè)性設(shè)計(jì)可以分為專項(xiàng)技術(shù)和系統(tǒng)化技術(shù)兩部分，前者是采用傳統(tǒng)的測(cè)試方法對(duì)待測(cè)電路的某些部分進(jìn)行迭代設(shè)計(jì)，最常見的測(cè)試方法包括在電路的關(guān)鍵路徑上設(shè)置測(cè)控點(diǎn)，將復(fù)雜的電路結(jié)構(gòu)分成簡單的邏輯塊等；系統(tǒng)化技術(shù)則是在電路的設(shè)計(jì)階段就建立相應(yīng)的測(cè)試結(jié)構(gòu)，這些測(cè)試結(jié)構(gòu)主要有掃描鏈路，內(nèi)建自測(cè)試電路，邊界掃描電路等。1984 年，Bennetts 提出的可測(cè)性定義為：“如果對(duì)一個(gè)數(shù)字 IC 進(jìn)行的測(cè)試圖形生成

然后將這些觸發(fā)器輸出與下一級(jí)的 sci 相連，所有的 sen 連接在一起并引出，構(gòu)成了一個(gè)移位掃描鏈，掃描輸入由 scan_in 端輸入，而輸出由 scan_out 端輸出。圖2.2 多路選擇型掃描觸發(fā)器圖2.3 掃描插入后的電路邏輯

掃描插入后的電路邏輯
【參考文獻(xiàn)】

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本文編號(hào)：2838177