本課題通過對原AES算法以及該算法在FPGA上的實現進行了系統(tǒng)的分析與研究的基礎之上,針對如何有效的對信息進行安全的保護和該算法在FPGA上實現如何有效的節(jié)省資源以及如何提高實現效率的問題提出了一種基于FPGA的AES算法的硬件設計方案,并使用硬件描述語言VHDL對其整AES算法硬件設計進行了描述,最后進行了實驗仿真測試和分析。本課題在綜合考慮資源使用和實現效率的問題上進行了折中的設計,既能保證一定的實現效率又能夠有效的降低資源消耗。該設計主要包括字節(jié)替代部分、行位移與列混淆混合部分、輪密鑰加部分和內部控制單元,設計支持128位的數據加密與解密。字節(jié)替代部分首先通過資源共享的方式查一張有限域GF(2~8)的乘法逆元表,然后由控制信號的選擇實現加密或解密過程中的字節(jié)替代,避免了復雜的求逆運算,同時也降低了資源的消耗;行位移部分和列混淆部分采用混合設計的方式來實現,首先將正向和逆向列混淆中復雜的乘法運算通過定義Xtime()運算來實現,Xtime()運算采用對8位數的高位進行比較后根據條件進行移位和異或運算來實現有限域GF(2~8)的乘x、x~2、x~3運算,然后將行位移與列混淆采用混合設計方式進行實現,將原來兩個單獨的變換模塊采用一個獨立的模塊來實現兩個模塊同時具有的功能;密鑰擴展是將所有密鑰先計算出后進行存儲,然后根據內部控制單元的控制將每一輪的輪密鑰輸出進行加密操作或者解密操作,同時將輪變換部分的字節(jié)替代模塊供密鑰擴展所用,減少了資源的開銷。本課題所設計的AES算法硬件設計系統(tǒng)是通過輸入控制信號的選擇來實現加密與解密功能,當輸入控制信號為高時實現加密功能,當輸入控制信號為低時實現解密功能。首先通過Quartus II軟件中的StratixШ系列下的EP3SE80F1152C2 FPGA器件對各設計部分進行了仿真驗證,然后對整個硬件設計系統(tǒng)進行了時序仿真和性能分析。本設計工作頻率可達320MHz,其吞吐量可達到2.048Gbps,僅占用6.970K ALUTs單元。該設計的實驗表明在低工作頻率下達到了較高數據處理速度且占用較少的資源空間,滿足了對信息安全的保護。
【學位單位】：西華師范大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN791
【部分圖文】：

第 3 章 AES 算法的描述及工作模式描述法中根據密鑰分組長度的差異分為 AES-1文分組為其固定值 128 位。在加密或解密過程初始密鑰，然后進行數次的數據變換操作，在記為 sate。為了更加形象的對變換結果進行描分組長度除以 32）行，Nk 列（密鑰分組長度組長度中 Nk 始終為 4）的二維字節(jié)數組矩陣為 128 位為例，將該分組中前 32 位作為第一第二列被復制到 sate，按照此方法類推直至圖 3-1 所示，將矩陣中任意一個 8 位數的元素（ 0 i ,j 3）。

圖 3-1 AES 加/解密算法Fig. 3-1Aes ecryption/ decryption algorithm由圖 3-1 可知，AES 算法的加密算法與解密算法中輪變換包括了一個置換操作和三個替換操作的 4 個不同階段組成[25]分別如下：字節(jié)替代（SubBytes）:用一個 S 盒來實現原字節(jié)到新字節(jié)替換操作。行位移（ShiftRows）:根據條件完成一個簡單字節(jié)置換移位的過程。列混淆（MixColumns）:在有限域 GF(28)上完成字節(jié)的一個算術特性替換。輪密鑰加（AddRoundKey）:實現字節(jié)與字節(jié)間的異或操作。以上對 AES 算法的總體作了簡要介紹，下面就分別對 AES 加密算法，AES

ES-128 位的加密算法中行位變換是對狀態(tài)（sate）矩陣的每如圖 3-2 所示 AES-128 位加密算法行位移 sate 變換。192 0 1 2 3256 0 1 3 4

【參考文獻】

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本文編號：2831118