在許多應(yīng)用中,諸如光通信系統(tǒng),高速串行鏈路以及車載毫米波雷達(dá)系統(tǒng),需要具有幾,幾十甚至超過(guò)一百GHz采樣率的中等分辨率,低功耗,小面積ADC以支持其超高的數(shù)據(jù)吞吐量。對(duì)于這樣的目標(biāo),具有子通道SAR ADC的時(shí)間交織ADC陣列作為近年來(lái)的實(shí)驗(yàn)數(shù)據(jù)的最佳選擇被例示。不斷提高的采樣率和降低的成本需要更快的、擁有更高的或者至少不更差的功耗和面積效率的單通道SAR ADC。這樣可以減少時(shí)間交織ADC的通道數(shù)量,進(jìn)而有效減小校準(zhǔn)的工作量和降低時(shí)間交織的成本。本文的重點(diǎn)在于高速低功耗SAR ADC關(guān)鍵技術(shù)的研究。在40nm CMOS工藝下,制造了兩款SAR ADC(10位340MS/s和8位1.1GS/s)。在第一款10位340MS/s SAR ADC中,研究了改進(jìn)的雙尾型比較器,提出一種適用于輔助量程SAR ADC的CDAC結(jié)構(gòu)和通透SAR邏輯,用于提高采樣率和降低芯片面積與功耗。測(cè)量結(jié)果顯示,1.2V電源電壓下,采樣時(shí)鐘為340MS/s,SNDR、SFDR和ENOB的峰值分別為56.5dB、73.6dB和9.1。在第二款8位1.1GS/s SAR ADC中,提出了基于鎖存器的SAR邏輯和作用于DAC的offset校正技術(shù),并將其運(yùn)用于無(wú)源殘差電壓傳遞的Two-step SAR ADC。ADC實(shí)現(xiàn)了高采樣率,同時(shí)擁有優(yōu)秀的功耗和面積效率。采用40 nm CMOS工藝,該ADC僅占用22?75μm~2面積。在1.1GS/s采樣率和580 MHz信號(hào)輸入條件下,功耗為4.0 mW時(shí),SNDR和SFDR分別為45dB和66dB,獲得25fJ/conv.-step的FOM_W。另外,測(cè)量的有效分辨率帶寬大于3GHz。
【學(xué)位單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN792
【部分圖文】：

關(guān)于偏移誤差、滿刻度誤差和增益誤差的ADC輸入輸出曲線示例

積分非線性（INL）定義為實(shí)際 ADC 轉(zhuǎn)換點(diǎn)與理想 ADC 轉(zhuǎn)換點(diǎn)之間的差異。INL 實(shí)際是 DNL 的積分。圖2-2 關(guān)于偏移誤差、滿刻度誤差和增益誤差的 ADC 輸入輸出曲線示例2.1.3 非單調(diào)性和遺漏碼在自動(dòng)控制系統(tǒng)應(yīng)用中，非單調(diào)性系統(tǒng)會(huì)導(dǎo)致災(zāi)難性后果，因而 ADC 的單調(diào)性非常重要。在 ADC 中，當(dāng)某些點(diǎn)的 DNL 無(wú)法定義時(shí)，說(shuō)明存在非線性。如圖2-2 所示，數(shù)字輸出碼 011 與兩段模擬輸入關(guān)聯(lián)。另外，碼字 010 沒(méi)有對(duì)應(yīng)點(diǎn)模擬輸入，這種被稱為遺漏碼。遺漏碼對(duì)于 ADC 來(lái)說(shuō)同樣是不被允許的。

第二章 逐次逼近型模數(shù)轉(zhuǎn)換器概述13圖2-3 有效精度帶寬示意圖2.1.8 無(wú)雜散動(dòng)態(tài)范圍如圖 2-4 所示，無(wú)雜散動(dòng)態(tài)范圍(SFDR)是指頻譜圖中，基波分量的功率值與最高諧波分量功率值之比，一般是以 dB 為單位給出的。SFDR 表征 ADC 在輸入大信號(hào)時(shí)能檢測(cè)到的最小信號(hào)的能力，在具有高線性要求的無(wú)線通信運(yùn)用中是個(gè)很重要的參數(shù)。圖2-4 無(wú)雜散動(dòng)態(tài)范圍示意圖

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本文編號(hào)：2813312