發(fā)布時間：2020-08-28 16:59

　　 隨著半導體工藝的不斷改進,利用已有的知識產(chǎn)權(Intellectual Property)核在片上系統(tǒng)(System on Chip)上進行大規(guī)模的集成電路設計的技術得到了迅速的提高。片上總線是實現(xiàn)各個IP核之間的互聯(lián)的重要手段。AXI4(Advanced eXtensible Interface)總線作為ARM公司最新的總線規(guī)范,因其特有的交疊傳輸、亂序傳輸?shù)葯C制,已成為業(yè)界片上總線的首選及學術界的研究熱點。目前市面上的AXI4總線互聯(lián)模型在兼容低速設備和傳輸效率上存在不足。因此,研究低成本、低延遲和易擴展的高性能AXI4總線IP核互聯(lián)模型具有重要意義。本文旨在設計一款由CPU、AXI4總線、SPI和UART等多個IP核組成的互聯(lián)模型,通過設計AXI4主機轉接口和擴展3條ARMv4自定義指令實現(xiàn)CPU與AXI4總線的互聯(lián);通過設計支持AXI4協(xié)議的從機轉接口,克服APB轉換橋的不足,使AXI4總線可與多個從機同時進行支持流水線操作的全雙工通信,可以大幅度提高模型的帶寬和數(shù)據(jù)傳輸效率;本文采用Verilog硬件描敘語言完成模型的前端設計,充分利用FPGA并行性的優(yōu)勢,CPU在模型進行數(shù)據(jù)傳輸?shù)耐瑫r可以執(zhí)行其它指令,具有很高的指令執(zhí)行效率。另外,本文制定了比較全面的驗證目標、驗證平臺和測試方案,通過編寫大量的指令測試程序,從Modelsim仿真和板級驗證兩方面完成了本文互聯(lián)模型的功能驗證和性能測試。通過測試表明,本文設計的基于AXI4總線的IP核互聯(lián)模型的功能正確并且性能突出,具備極強的實用性和穩(wěn)定性。與同類AXI4互聯(lián)模型相比,該模型具有可移植性強、傳輸效率高、接口開放易于拓展的優(yōu)點。另外,由于本課題自行研究設計的IP核不需要企業(yè)授權,使用成本會大幅降低,可以應用到產(chǎn)品的設計中從而獲得市場利潤;同時也可以作為國內研究人員在SoC設計和驗證方面的技術參考,從而縮短研制各種功能的SoC芯片產(chǎn)品的時間,對于國產(chǎn)SoC芯片的設計和驗證有深遠的推動意義。
【學位單位】：暨南大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN47
【部分圖文】：

AXI4總線協(xié)議傳輸模型

AXI4猝發(fā)寫操作AXI4讀猝發(fā)操作機制如圖2-3表示

圖 2-3AXI4 猝發(fā)讀操作I4 通道握手協(xié)議I4 總線的五個獨立的通道都包含就緒信號 READY 和有效信號 VALID，，一般是發(fā)送設備先發(fā)出有效信號之后，接收設備回應就緒信號（并沒送），它們在不同的通道可以實現(xiàn)主機和從機之間相關的信號、地址和握手協(xié)議的特點是主機與從機都可以控制通信系統(tǒng)的傳輸速度：當主從機產(chǎn)生的 READY 同時為高電平時，兩者之間的才能建立握手進行通ADY 和 VALID 信號按照握手時出現(xiàn)的先后順序，會有三種不同的傳輸時圖 2-5 和圖 2-6 所示。在圖 2-4 中，主機的 READY 信號首先是高電平，息、地址或者數(shù)據(jù)才出現(xiàn)，此時從機可以在控制信息或數(shù)據(jù)有效后的一信息、地址或者數(shù)據(jù)，箭頭表示開始傳輸?shù)臅r刻，下同。在圖 2-5 中，地址或者數(shù)據(jù)首先到達，VALID 信號也同時為高電平，此時主機的相關據(jù)需要一直保持到從機將 READY 信號變?yōu)楦唠娖�。在圖 2-6 中，目標

【參考文獻】

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本文編號：2807872