發(fā)布時間：2017-03-31 21:10

  本文關(guān)鍵詞：基于0.18um工藝的Pipeline-SAR ADC的設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：今天人們的生活離不開各種各樣的電子設(shè)備,如智能手機(jī)、平板電腦和個人計算機(jī)等等。新興的各種電子設(shè)備在物聯(lián)網(wǎng)飛速發(fā)展的今天也層出不窮,比如智能手環(huán)和智能飛行器等。現(xiàn)代電子設(shè)備中必不可少的是形形色色的集成電路,集成電路將各種功能元件集成到一片硅襯底上,在很小的面積上實現(xiàn)系統(tǒng)級的功能。由于電子設(shè)備的集成度越來越高,所以在很多電子系統(tǒng)的應(yīng)用中,集成電路的功耗成為電子系統(tǒng)功耗的主要來源。而集成電路工藝的技術(shù)正如摩爾定律預(yù)言的那樣,特征尺寸不斷降低,單位面積上的晶體管數(shù)成倍增加。集成電路特征尺寸的下降使得人們進(jìn)一步提高集成電路的集成度并且通過改善電路架構(gòu)來進(jìn)一步降低系統(tǒng)的功耗。然而,現(xiàn)實世界是以模擬信號存在的,模擬信號相對數(shù)字信號而言有幾個特殊的性質(zhì),比如信號頻譜趨于無窮、信號變化不規(guī)則等等。為了能夠?qū)?shù)字處理技術(shù)穩(wěn)定性高和處理能力強(qiáng)的特點應(yīng)用到模擬域中,模數(shù)轉(zhuǎn)換器作為一個橋梁出現(xiàn)了。現(xiàn)代模數(shù)轉(zhuǎn)換器包含多種架構(gòu),比如Sigma-Delta ADC、Pipeline ADC、SAR ADC和Flash ADC等等。但是,由于模數(shù)轉(zhuǎn)換器基本原理的限制,每種模數(shù)轉(zhuǎn)換器都只能在特定應(yīng)用領(lǐng)域發(fā)揮作用。其中,流水線型模數(shù)轉(zhuǎn)換器由于很好地折衷了模數(shù)轉(zhuǎn)換器的功耗、轉(zhuǎn)換速度和轉(zhuǎn)換精度三方面的性能指標(biāo),成為了中高速、高精度模數(shù)轉(zhuǎn)換器的主流結(jié)構(gòu)。本論文首先介紹了流水線模數(shù)轉(zhuǎn)換器的基本原理,建立了一個2.5bit/Stage的14bit Pipeline ADC系統(tǒng)模型,對這個系統(tǒng)模型進(jìn)行仿真分析同時對流水線模數(shù)轉(zhuǎn)換器的各分電路進(jìn)行功耗分析。然后,論文介紹了基于比較器和電流源的MDAC設(shè)計,同時以一個1.5bit/Stage采用比較器和雙電流源架構(gòu)的MDAC為例介紹了這種MDAC的設(shè)計要求和方法,并給出瞬態(tài)仿真結(jié)果。接著,介紹了14bit Pipeline SAR模數(shù)轉(zhuǎn)換器的組成部分和電路功能,從三部分展開介紹,一是異步時鐘逐次逼近型模數(shù)轉(zhuǎn)換器的設(shè)計,另一個是采樣保持電路的設(shè)計,最后是第一級MDAC的設(shè)計電路。最后,論文介紹了針對Pipeline SAR模數(shù)轉(zhuǎn)換器各部分電路的仿真結(jié)果,包含異步時鐘SAR ADC的仿真結(jié)果和14bitPipeline-SAR ADC的FFT結(jié)果。綜上,本論文從兩個角度出發(fā)探索Pipeline ADC的發(fā)展,一個是用比較器和電流源組合替代運算放大器的思路,另一個是采用高增益MDAC和異步時鐘逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)結(jié)合的方法。本論文設(shè)計了一款Pipeline-SAR模數(shù)轉(zhuǎn)換器,在輸入信號頻率為1.22MHz的條件下,采樣保持器的有效位數(shù)(ENOB)為14.8bit,模數(shù)轉(zhuǎn)換器整體的仿真結(jié)果信噪比(SNDR)為73.2d B,有效位數(shù)為11.9bit。
【關(guān)鍵詞】：流水線模數(shù)轉(zhuǎn)換器 增益增強(qiáng)型運算放大器 增益自舉開關(guān) 異步時鐘 逐次逼近型模數(shù)轉(zhuǎn)換器
【學(xué)位授予單位】：吉林大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN792
【目錄】：

• 摘要4-6
• Abstract6-13
• 第一章 緒論13-17
• 1.1 課題的背景與研究的意義13-14
• 1.2 研究現(xiàn)狀分析及模數(shù)轉(zhuǎn)換器發(fā)展趨勢14-15
• 1.3 本論文研究內(nèi)容和創(chuàng)新點15-16
• 1.4 本論文的組織結(jié)構(gòu)16-17
• 第二章 傳統(tǒng)Pipeline ADC的基本原理17-27
• 2.1 Pipeline ADC基本原理17-18
• 2.2 2.5bit/Stage 14bit Pipeline ADC模型的建立與仿真18-22
• 2.3 傳統(tǒng)Pipeline ADC功耗分析22-27
• 第三章 基于比較器的流水線模數(shù)轉(zhuǎn)換器MDAC設(shè)計27-36
• 3.1 基于比較器（ZCBC）Pipeline ADC的MDAC基本原理27-30
• 3.2 基于比較器（ZCBC）的 1.5bit/Stage MDAC電路設(shè)計30-34
• 3.3 基于比較器的MDAC仿真結(jié)果34-36
• 第四章 Pipeline-SAR模數(shù)轉(zhuǎn)換器的設(shè)計36-47
• 4.1 異步時鐘逐次逼近型模數(shù)轉(zhuǎn)換器電路設(shè)計36-39
• 4.2 基于 0.18um CMOS工藝的采樣保持電路設(shè)計39-42
• 4.3 基于 0.18um CMOS工藝的 5.5bit MDAC設(shè)計42-45
• 4.4 14bit Pipeline-SAR模數(shù)轉(zhuǎn)換器時序分析45-47
• 第五章 系統(tǒng)仿真及結(jié)果47-55
• 5.1 異步時鐘逐次逼近型模數(shù)轉(zhuǎn)換器電路仿真結(jié)果47-50
• 5.2 基于 0.18um CMOS工藝的采樣保持電路仿真結(jié)果50-53
• 5.3 基于 0.18um CMOS工藝的Pipeline-SAR ADC仿真結(jié)果53-55
• 第六章 總結(jié)和展望55-57
• 6.1 總結(jié)55-56
• 6.2 展望56-57
• 參考文獻(xiàn)57-60
• 作者簡介60-61
• 致謝61

【相似文獻(xiàn)】

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本文編號：280100