【摘要】：信息時代爆炸式發(fā)展的今天,智能手機和移動設備已經(jīng)得到普及,對移動設備性能的要求越來越高。隨著SoC向多功能、高性能方向的飛速發(fā)展,系統(tǒng)對信息的存儲要求也越來越高。LPDDR4 SDRAM為SoC提供了低功耗、高容量和高帶寬的高速片外存儲器,為移動應用場景提供了高效的數(shù)據(jù)傳輸保障。在千兆級的頻率下,任何微小的問題都有可能造成數(shù)據(jù)出錯,此外傳輸性能的良莠也都會影響系統(tǒng)的運行,因此對SoC芯片級的數(shù)據(jù)流和內(nèi)存的讀寫控制電路提出了苛刻的要求。而隨著芯片自身復雜度日益提高,芯片迭代周期越來越短,對于芯片全流程而言,無論是設計還是驗證,項目進度帶來的壓力越來越大,“沒有漏洞”只是芯片工程師的美好理想,實際項目中往往在硅后測試時還會暴露出一些漏洞,而測試階段留存的隱患難以發(fā)現(xiàn),很多嚴重缺陷由于找不到問題的根源致使功能驗證無法復現(xiàn)缺陷問題,從而調試遇到阻礙,延誤芯片后期修復,推遲產(chǎn)品上市的時間,對芯片公司會造成難以預估的影響。對于基帶芯片來說,數(shù)據(jù)傳輸是最基礎最重要的功能,卻也是最容易產(chǎn)生問題的環(huán)節(jié)。為了減少SoC樣片流片后系統(tǒng)數(shù)據(jù)傳輸異常而難以入手調試的盲目性,同時為了便于定位系統(tǒng)數(shù)據(jù)傳輸時性能達不到預期性能的瓶頸,本課題開創(chuàng)性地開發(fā)出此可綜合的調試模塊——LPDDR4模塊的硬件監(jiān)測器。本文研究的內(nèi)容是圍繞Intel某基帶芯片中的模塊——內(nèi)存控制器(Data Memory Interface,DMIF)模塊展開的。通過對內(nèi)存控制器模塊上下游進行分析,剖析SoC數(shù)據(jù)傳輸通路,從兩大切入點進行研究:第一,確保數(shù)據(jù)傳輸正確性,挖掘傳統(tǒng)硅前驗證和硅后測試的痛點,針對特殊測試用例,設計監(jiān)測器進行監(jiān)測;第二,量化數(shù)據(jù)傳輸性能,研究總線的控制信號和數(shù)據(jù)信號,對讀寫的數(shù)據(jù)進行統(tǒng)計,設計可綜合的性能監(jiān)測器以便分析系統(tǒng)當前傳輸性能。在完成LPDDR4模塊的硬件監(jiān)測器設計的基礎上,使用通用驗證方法學(Universal Verification Methodology,UVM)搭建驗證平臺對監(jiān)測器進行驗證,通過創(chuàng)建測試用例對監(jiān)測器施加高效的定向驗證激勵和受約束的隨機化驗證激勵,完成完備的功能驗證,最終的代碼覆蓋率和功能覆蓋率均達到100%。本文基于當前的研究工作繼續(xù)深入探索,功能上完善了此數(shù)據(jù)傳輸監(jiān)測器對功耗的控制。同時,著眼于實際應用時的復雜場景,分析了現(xiàn)階段硬件監(jiān)測器的局限性,進一步提出了新的思路和實現(xiàn)方法。本文設計實現(xiàn)的LPDDR4模塊的硬件監(jiān)測器已經(jīng)成功應用于公司項目,并等待進一步的流片測試。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN47;TN919.1
【圖文】：

如下圖 2.1 所示是內(nèi)存技術的發(fā)展趨勢�？紤]到產(chǎn)品的具體定位和成本預算，本文的數(shù)據(jù)傳輸是基于 LPDDR4 進行分析的。圖2.1 內(nèi)存技術發(fā)展趨勢LPDDR4 內(nèi)存在命令/地址（CA）總線上使用 2 個或者 4 個時鐘架構來減少系統(tǒng)

11圖2.2 LPDDR4 的狀態(tài)轉換圖2.1.2 LPDDR4 數(shù)據(jù)訪問過程LPDDR4 采用預存取技術實現(xiàn)數(shù)據(jù)訪問，16n 預存取就意味著它內(nèi)部數(shù)據(jù)總線的

西安電子科技大學碩士學位論文寬度是外部總線寬度的 16 倍。在內(nèi)存的某個 Bank 被激活之后，內(nèi)存控制器便可以對 LPDDR4 進行讀寫數(shù)據(jù)訪問了。LPDDR4 支持通過配置模式寄存器 MR1 和 onthefly 技術，來控制某個突發(fā)傳輸事務的突發(fā)長度為 BL16、BL32 或 on the fly。如圖 2.3 是 LPDDR4 SDRAM 讀數(shù)據(jù)的時序圖，從圖中可以看出 LPDDR4 的讀操作是使用單獨的數(shù)據(jù)通道，信號 DQS 與 DQ 數(shù)據(jù)邊沿對齊，用于采樣 DQ 的數(shù)據(jù)。而由于 DQ 與 DQS 邊沿對齊，無法用 DQS 去直接采樣 DQ，所以在控制器里需要用延時 90°相位后的 DQS 信號來鎖存 DQ 信號[35]。在讀操作過程中，數(shù)據(jù)對時鐘 DQS 的輸出有效時間是用圖中 DQS 上升沿或下降沿對最后一位數(shù)據(jù)位有效輸出的時間 tDQSQ 和 DQS 上升沿或下降沿對最先一位數(shù)據(jù)位有效輸出保持的時間表示的。

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