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基于FPGA的光電轉(zhuǎn)換式高速長距離可靠傳輸技術(shù)的研究與實(shí)現(xiàn)

發(fā)布時(shí)間:2020-08-07 10:17
【摘要】:測控設(shè)備間的遠(yuǎn)距離高速數(shù)據(jù)獲取對(duì)信號(hào)的可靠傳輸提出了嚴(yán)峻考驗(yàn)。硬件方面,高速信號(hào)由板級(jí)傳輸?shù)皆O(shè)備間傳輸會(huì)存在反射、地彈噪聲、串?dāng)_、傳輸線損耗、EMI噪聲等諸多信號(hào)完整性問題。要解決以上硬件問題,PCB良好的布線繪制、硬件電路的合理搭建以及傳輸介質(zhì)的優(yōu)良選型等各個(gè)方面都需要充分關(guān)注。嵌入式軟件方面,高速數(shù)據(jù)長距離傳輸引起信號(hào)的丟數(shù)與誤碼問題也刻不容緩,需要通過在編碼方式以及糾錯(cuò)機(jī)制方面逐一考慮;谝陨细咚傩盘(hào)長距離傳輸存在的多方面問題,本文在介紹了長距離傳輸?shù)膰鴥?nèi)外研究現(xiàn)狀后,首先,根據(jù)系統(tǒng)功能要求與技術(shù)指標(biāo),搭建了地面由數(shù)據(jù)源、數(shù)據(jù)傳輸介質(zhì)、數(shù)據(jù)接收裝置、數(shù)據(jù)處理裝置的閉環(huán)測試系統(tǒng);其次,以高速長距離傳輸中高速信號(hào)為研究對(duì)象,針對(duì)其在硬件、軟件方面存在的諸多信號(hào)完整性問題分別提出了抑制或優(yōu)化方案并在續(xù)文中加以實(shí)現(xiàn)。再次,重點(diǎn)對(duì)嵌入式邏輯中涉及到的長距離傳輸編碼與自動(dòng)重傳機(jī)制兩項(xiàng)關(guān)鍵技術(shù)作出了詳細(xì)的設(shè)計(jì)與說明。最后,結(jié)合前文提到的閉環(huán)測試系統(tǒng),分別對(duì)高速長距離傳輸中的硬件傳輸衰減、信號(hào)接收終端的均衡能力以及傳輸鏈路誤碼率三個(gè)主要技術(shù)點(diǎn)進(jìn)行全面的分析與測試,證明本次對(duì)于高速長距離傳輸技術(shù)的研究的真實(shí)性與可靠性。通過對(duì)傳輸系統(tǒng)的分析與大量測試證明,該帶有通用型光電轉(zhuǎn)換設(shè)備的混合鏈路能夠勝任240Mbps速率下在94米屏蔽雙絞電纜、10k米光纜中實(shí)現(xiàn)可靠傳輸,滿足設(shè)計(jì)功能要求與技術(shù)指標(biāo)。
【學(xué)位授予單位】:中北大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2019
【分類號(hào)】:TN791;TN911.7
【圖文】:

差分信號(hào),傳輸速率,時(shí)鐘


圖 3.1 240Mbps 差分信號(hào)傳輸速率的時(shí)鐘解抓取圖過以上分析可確定,本次傳輸設(shè)計(jì)已經(jīng)屬于高速信號(hào),因此在傳輸鏈路設(shè)要認(rèn)真考分析其影響高速傳輸不利因素并加以抑制,為完成高可靠性的傳理有據(jù)的設(shè)計(jì)保障。MI 噪聲的分析與差分傳輸方式的確定高速硬件電路設(shè)計(jì)中,元器件與其周圍電子元件或與傳輸線之間產(chǎn)生的主常是電磁干擾(EMI),而芯片的電磁忍受是指其能夠承受電磁干擾的能力擾普遍存在,其向外傳遞主要有兩種方式:一種形式是通過導(dǎo)線以電流的;另一種形式是在空氣或其他介質(zhì)向外發(fā)射電磁輻射。速信號(hào)在傳輸過程中的完整性問題大多是由電磁輻射引起的。但是在實(shí)際采用差分信號(hào)傳輸?shù)母咚匐娐匪椛涞碾姶泡椛鋵?duì)比低速電路相對(duì)更少,相位相反的差分信號(hào),傳輸過程中產(chǎn)生的電磁場得到相互抵消。因此對(duì)外

示意圖,噪聲,示意圖,電感


研究差分信號(hào)在高速傳輸中的硬件設(shè)計(jì)以整性分析與設(shè)計(jì)是基于 PCB 印制板上的芯片才能實(shí)現(xiàn)正常接收設(shè)備約有 4 塊 PCB 電路板。因此,良理的繪制的重要性可謂是首當(dāng)其沖[26]。抑制措施理想性的加工工藝,高速數(shù)據(jù)傳輸路徑中生電感。電容兩端快速變換的信號(hào)相當(dāng)不,即電容為放電過程。此時(shí),地彈噪聲的電感,電感會(huì)對(duì)放電的電容進(jìn)行分壓,從“地”[27]。地彈產(chǎn)生的示意圖如圖 3.2 所

示意圖,PCB設(shè)計(jì),芯片,退耦


中北大學(xué)學(xué)位論文示意圖如下圖 3.3 所示。由圖 3.3 可以看出,PCB 在設(shè)計(jì)階段,采取距離串化芯片輸出所在信號(hào)層最近的一層設(shè)為 GND 層,并且與其共地的 GND 鋪設(shè)完全包裹住整個(gè)芯片下方;另外,在芯片的每個(gè)供電引腳就近打過孔接退耦電容,力求在發(fā)送端將地彈噪聲降噪到最小。

【相似文獻(xiàn)】

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