【摘要】：Xilinx推出的Zynq全可編程平臺,包含了以硬核處理器為核心的處理器系統(tǒng)與可編程邏輯兩大部分,二者通過內(nèi)部高速互連總線進(jìn)行互聯(lián)。這樣的結(jié)構(gòu)使得整個芯片在性能、功耗、成本、靈活性、可擴(kuò)展性等方面表現(xiàn)出突出的優(yōu)勢,為嵌入式的發(fā)展提供了有力的支援。PCI(Peripheral Component Interconnect)總線,歷經(jīng)多年的發(fā)展完善,憑借其高性能和穩(wěn)定性,在計算機(jī)領(lǐng)域得到了廣泛的應(yīng)用。本文希望在Zynq平臺上實(shí)現(xiàn)主機(jī)與PCI子卡的相互通信。本文的內(nèi)容主要分為三部分:第一部分是對背景知識研究介紹。對論文中所涉及到的AXI(Advanced eXtensible Interface)、PCI、PLB(Processor Local Bus)三種總線協(xié)議的特點(diǎn)、信號含義和總線常見事務(wù)類型的時序以及項(xiàng)目所采用的Zynq-7000平臺的組成結(jié)構(gòu)、特點(diǎn)等方面進(jìn)行了深入研究。第二部分是對項(xiàng)目中核心設(shè)計部分的介紹。為了實(shí)現(xiàn)主機(jī)與PCI子卡的相互通信,需要PCI主橋的支持。在深入研究了國內(nèi)外相關(guān)資料的基礎(chǔ)上,本文最終確定了采用IP(Intellectual property)復(fù)用的技術(shù)方式,通過AXI-PLB接口轉(zhuǎn)換模塊和PLB-PCI主橋IP,來實(shí)現(xiàn)主橋功能,對AXI總線與PCI總線進(jìn)行分割與管理。這種設(shè)計方式不但降低了設(shè)計難度,增強(qiáng)了設(shè)計的穩(wěn)定性和可靠性,且AXI-PLB接口轉(zhuǎn)換模塊的實(shí)現(xiàn),也利于將其它基于PowerPC的IP移植到ARM平臺上,有很好的復(fù)用價值。AXI-PLB接口轉(zhuǎn)換模塊基于狀態(tài)機(jī)控制,實(shí)現(xiàn)了對AXI和PLB兩種總線上事務(wù)進(jìn)程的匹配與轉(zhuǎn)換,文中對狀態(tài)機(jī)的跳轉(zhuǎn)情況以及跳轉(zhuǎn)條件進(jìn)行了詳細(xì)說明。除此之外,對設(shè)計中使用的PLB-PCI主橋IP的功能、結(jié)構(gòu)特點(diǎn)等方面進(jìn)行了深入研究。最后搭建驗(yàn)證平臺對整個AXI-PCI主橋邏輯進(jìn)行仿真驗(yàn)證。第三部分是對基于Zynq-ZC706系統(tǒng)構(gòu)建的介紹,包括硬件平臺構(gòu)建和軟件平臺構(gòu)建兩部分。硬件平臺的構(gòu)建主要包括硬件平臺工程的建立、地址分配、IP復(fù)用、綜合、時序收斂、實(shí)現(xiàn)等過程。軟件平臺的構(gòu)建主要包括裸機(jī)程序的開發(fā)和調(diào)試等。本文通過插入ILA核(Internal Logic Analyzer)的方式對裸機(jī)程序進(jìn)行了調(diào)試,并對調(diào)試結(jié)果進(jìn)行了詳細(xì)的分析,最終論證了設(shè)計的正確性,為基于Zynq與PCI接口的設(shè)計提供了一種切實(shí)可行的解決方案。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN402
【圖文】：

西安電子科技大學(xué)碩士學(xué)位論文據(jù)或者控制信號有效。Ready 信號來自于目的端，該信號有效表明目的端可以接受通道中的信號。只有當(dāng)兩個信號都有效時，才會發(fā)生數(shù)據(jù)的交換。這些通道結(jié)構(gòu)上相互獨(dú)立，但在時間上又有一定的相互聯(lián)系。圖 2.1 展示了一個 4 字傳輸?shù)淖x burst 事務(wù)。

但在時間上又有一定的相互聯(lián)系。圖 2.1 展示了一個 4 字傳輸?shù)淖x burst 事務(wù)。圖2.1 AXI 總線讀 Burst 事務(wù)時序當(dāng)?shù)刂吠ǖ郎洗嬖谟行У牡刂窌r，數(shù)據(jù)傳輸將在讀數(shù)據(jù)通道上發(fā)生。當(dāng)總線上的讀數(shù)據(jù)有效時，從機(jī)驅(qū)動 Valid 信號至高電平。對于 busrt 的最后一個數(shù)據(jù)傳輸，從設(shè)備驅(qū)動 RLAST 信號有效來指示最后一個數(shù)據(jù)項(xiàng)正在傳輸。圖 2.2 所示為一個寫事務(wù)。

圖2.4 PLB 總線單拍讀操作時序PLB 單拍寫操作時序如圖 2.5 所示。從設(shè)備驅(qū)動 SI_wait 信號有效以告知仲裁前地址有效但是無法鎖存。這時，PLB 仲裁器持續(xù)驅(qū)動這些信號直至從設(shè)備驅(qū)I_addrAck 有效。從設(shè)備通過驅(qū)動 SI_wrComp 和 SI_wrDDck 有效來表示此時寫數(shù)應(yīng)期已經(jīng)完成。需要注意的是：寫數(shù)據(jù)需要與請求信號保持同步，并且要一直保寫數(shù)據(jù)響應(yīng)信號有效。

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本文編號：2764541