【摘要】：隨著CMOS特征尺寸不斷減小,已經(jīng)接近物理極限,傳統(tǒng)Si基CMOS器件開始出現(xiàn)諸如漏致勢(shì)壘降低效應(yīng)、漏源穿通效應(yīng)、短溝道效應(yīng)、遷移率降低、亞閾值漏電等一系列制約器件性能提高的問題,使Moore定律的發(fā)展受到了嚴(yán)重技術(shù)瓶頸。為延續(xù)CMOS技術(shù)所帶來的低成本和高性能的優(yōu)勢(shì),具有較高遷移率,且與硅工藝兼容性好的Ge材料和HfO_2高柵介質(zhì)逐漸成為下一代高性能集成電路的研究熱點(diǎn)之一。然而,不似SiO_2與高κ柵介質(zhì)直接接觸那樣理想,Ge材料與高κ柵介質(zhì)直接接觸接觸出現(xiàn)了諸多的問題。究其原因,主要是因?yàn)镚e的自然氧化物GeO_x存在熱穩(wěn)定差,易水解,與高κ柵介質(zhì)HfO_2接觸后造成界面態(tài)質(zhì)量變差等一系列問題。基于以上背景,本文主要圍繞在高κ柵介質(zhì)HfO_2與Ge襯底之間插入鈍化層展開相關(guān)研究和探索。具體包括:對(duì)Si鈍化Ge基pMOSFET器件工藝制備以及電學(xué)特性分析;對(duì)O_3鈍化Ge MOS電容和pMOSFET器件制備以及相關(guān)電學(xué)特性分析等一系列基礎(chǔ)研究。上述研究?jī)?nèi)容的主要工作和創(chuàng)新點(diǎn)包括:首先,針對(duì)Ge的自然氧化物GeO_x存在熱穩(wěn)定差,易水解,與高κ柵介質(zhì)HfO_2接觸后造成界面態(tài)質(zhì)量變差的問題,本文提出了Si鈍化Ge pMOSFET器件的制備方式。這種方式的主要目的在于,將成熟的Si基CMOS的高κ柵介質(zhì)工藝引入到Ge器件中,借助優(yōu)良的HfO_2與Si接觸界面,在Ge上形成SiO_2/Si/Ge體系,以實(shí)現(xiàn)高性能Ge MOSFET器件�；诖�,本文利用Suptter技術(shù)來探究不同厚度的Si鈍化層對(duì)Ge材料界面的影響。同時(shí)為了使得使器件特性進(jìn)一步提升,本文還對(duì)不同晶向的Ge襯底Si鈍化進(jìn)行了研究。實(shí)驗(yàn)結(jié)果表明:50s鈍化時(shí)間下,器件能取得相對(duì)更好的性能。該條件下最高空穴有效遷移率為278.6cm~2/V·s,相比于Si空穴有效遷移率提升了兩倍。同時(shí),Ge(100)晶向相比于Ge(111)晶向最大開態(tài)電流提高近21%;Ge(100)晶向相比與Ge(110)晶向空穴有效遷移率提升近32.7%。其次,由于HfO_2與Ge的不完全氧化GeO_x接觸產(chǎn)生的Hf-Ge鍵是導(dǎo)致Ge界面態(tài)濃度高的根本原因。因此,本文還提出了一種基于Al_2O_3作為氧化阻擋層的PEALD生長(zhǎng)的O_3后氧化技術(shù),以盡可能消除鍺鈍化層中的不穩(wěn)定氧化物GeO_x。該方法的優(yōu)點(diǎn)在于,利用Al_2O_3作為氧化阻擋層,能夠在有效的控制O_3鈍化層厚度的同時(shí),借助O_3的強(qiáng)氧化性實(shí)現(xiàn)低溫長(zhǎng)時(shí)間Ge界面處理,從而避免過高溫度導(dǎo)致GeO_x發(fā)生熱分解等問題。并且,實(shí)驗(yàn)選取不同Al_2O_3阻擋層厚度作為對(duì)比條件,制備出含有GeO_2鈍化層的Ge MOS電容。通過C-V及XPS等方法分析制備的MOS電容,表明20min的O_3鈍化條件下,10個(gè)至15個(gè)周期生長(zhǎng)Al_2O_3阻擋層能展現(xiàn)出更好的鈍化效果。最后,在獲得了高質(zhì)量界面特性的基礎(chǔ)上,利用MOS電容最優(yōu)兩個(gè)鈍化條件,對(duì)O_3鈍化pMOSFET器件進(jìn)行電學(xué)探究。通過制備的pMOSFET器件結(jié)果表明,15個(gè)周期生長(zhǎng)的Al_2O_3阻擋層條件下,空穴有效遷移率的最大值為252.7cm~2/V·s,相比于Si有效空穴遷移率提高107%。同時(shí)該條件下,取得最大開態(tài)電流為28.5μA/μm,最小關(guān)態(tài)電為2.9×10~(-3)μA/μm,電流開關(guān)比能夠達(dá)到10~4。上述研究成果,對(duì)實(shí)現(xiàn)高遷移率Ge基MOSFET器件具有一定的指導(dǎo)意義。
【圖文】：

求的增長(zhǎng)和智慧城市系統(tǒng)建設(shè)的發(fā)展，CMOS 集成電路技術(shù)將會(huì)有更進(jìn)一步的發(fā)展空間。圖1.1 全球半導(dǎo)體年產(chǎn)值圖，2016 年全球半導(dǎo)體產(chǎn)值高達(dá) 3389 億美金然而與現(xiàn)階段相比，CMOS 集成電路的早期發(fā)展歷程卻十分緩慢。1925 年加拿大 J.Lilienfeld 通過研究 CuS 半導(dǎo)體特性時(shí)，便已在專利中提出了“場(chǎng)效應(yīng)晶體管”這一概念并對(duì)其基本原理進(jìn)行基本闡釋[1]。直到 1958 年德州儀器公司 Jack Kilby 才通過實(shí)驗(yàn)，第一次在 Ge 材料上研制出具有振蕩器功能的實(shí)際集成電路[2-3]。隨后，1959年飛兆公司 Robert Noyce 研發(fā)出 Si 平面工藝[4]使得集成電路的單片集成為可能。最USD335 billion（2015）R&D SpendingUS$56.4 billionin 2015

[14]。圖1.2 (a)半導(dǎo)體技術(shù)節(jié)點(diǎn)路線圖；(b)與工藝節(jié)點(diǎn)對(duì)應(yīng)的器件工作電壓[14]其中較為重要的技術(shù)包括：(1)在器件進(jìn)入 90nm 制程中 Intel 率先引入應(yīng)變鍺硅技術(shù)[15]，該技術(shù)通過在 Si 溝道上引入應(yīng)變的方式來提高遷移率，，從而提升了器件的
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN386.1

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 盧紅亮,徐敏,張劍云,陳瑋,任杰,張衛(wèi),王季陶;原子層淀積制備金屬氧化物薄膜研究進(jìn)展[J];功能材料;2005年06期

2 劉小虹,顏肖慈,羅明道,李偉;原子力顯微鏡及其應(yīng)用[J];自然雜志;2002年01期

本文編號(hào)：2698454